专利名称：用于集成电路存储器的数据输出电路及其操作方法
技术领域：
本发明一般涉及一种集成电路器件以及操作该器件的方法，尤其涉及一种集成电路存储器及操作其的方法。
背景技术：
图1是传统半导体存储器10，诸如动态随机存取存储器(DRAM)器件的方框图，其包括控制电路20、地址缓冲器30、行解码器40、存储单元阵列50、读出放大器60、数据输出电路70、以及列解码器80，其构成方式如图所示。控制电路20用于响应于一个或多个控制信号，控制地址缓冲器30和行解码器40的操作。地址缓冲器30接收地址A0-An，与逻辑电路将这些地址分为行地址和列地址，这些地址分别用于驱动行解码器40和列解码器80。行解码器40的输出用于选择存储单元阵列50中的特定字线。列解码器80的输出用于通过读出放大器60和数据控制电路70，选择在存储单元阵列50中存储的字的特定位。例如，数据输出电路70可以输出对应于选中字的8位的数据DQ0-DQ7。
通过脉冲猝发(burst)读取操作，可以通过数据输出电路70输出数据。脉冲猝发读取操作中的脉冲猝发长度对应于在一次脉冲猝发读取操作中输出的数字位、字节、和/或字。列地址选通信号(CAS)延迟时间是时钟信号上升沿的开始至输出第一数据之间经历的时钟周期次数。图2更加详细地示出了数据输出电路70。数据输出电路70包括排序(ordering)电路200、多路复用器电路210、脉冲产生器220，其构成方式如图所示。排序电路200连接到存储器内核(memory core)230，且从那里接收数据(D0，D1，D2，D3)，作为响应读取命令的输出。排序电路200可以被实现为开关电路，其根据与读取命令相关的列地址，将数据输出到排序电路的特定输出线上。在图2所示的示例中，如果列地址是01，并且存储器以连续模式工作，那么数据的输出顺序就是D1，D2，D3，D0。因此，排序电路200将数据D1切换到数据输出线DO0上，将数据D2切换到数据输出线DO1上，将数据D3切换到数据输出线DO2上，将数据D0切换到数据输出线DO3上。响应于脉冲产生器220输出的CDQ信号，按照顺序闭合和断开开关CDQ_1，CDQ_2，CDQ_3，和CDQ_4，从而按照顺序将数据D1，D2，D3，和D0输出到输出线DOP上。下表1示出了以连续(sequential)操作模式和交错(interleave)操作模式进行的基于起始列地址的脉冲猝发长度为4和8时的数据输出顺序。
表1不幸的是，排序电路200占用集成电路存储器中的芯片区域，并且物理切换从存储器内核到排序电路输出线上读取的数据可能会诱发输出数据的延迟。
发明内容
根据本发明的一些实施例，用于集成电路存储器的数据输出电路包括控制电路，构成为响应于至少一部分存储器列地址，产生多个时钟信号；和多路复用器电路，构成为响应于多个时钟信号的选择性触发，将在其输入端上接收到的存储器数据输出到输出端。时钟信号根据至少一部分存储器列地址而被顺序触发。
在本发明的其他实施例中，存储器数据包括N个存储器数据单元，并且控制电路包括顺序控制信号产生器，其构成为响应于至少一部分存储器列地址来产生顺序控制信号。顺序控制信号对用于N个相应存储器数据单元的输出顺序进行编码。
在本发明的其他实施例中，控制电路进一步包括基准脉冲产生器，其构成为产生周期性脉冲序列；和脉冲多路复用器电路，构成为响应于顺序控制信号，从所述周期性脉冲序列中输出分别与N个数据单元相关联的N个脉冲信号，使得各个脉冲信号之间的定时基于在顺序控制信号中编码的输出顺序。
在本发明的其他实施例中，其中多个时钟信号包括该N个脉冲信号。
在本发明的其他实施例中，控制电路进一步包括锁存电路，其构成为响应于延迟补偿信号而对顺序控制信号进行延迟。
在本发明的其他实施例中，延迟补偿信号限定用于输出该N个存储器数据单元所用的时间周期。
在本发明的其他实施例中，基准脉冲产生器包括多个串联连接的触发器电路。
在本发明的其他实施例中，存储器数据单元是位。
在本发明的其他实施例中，存储器数据单元是字节。
在本发明的其他实施例中，集成电路存储器是DRAM存储器。
在本发明的其他实施例中，多路复用器电路构成为以交错的顺序输出存储器数据。
在本发明的其他实施例中，多路复用器电路构成为以连续的顺序输出存储器数据。
在本发明的其他实施例中，包括数据输出电路的集成电路存储器的操作方式为响应于至少一部分存储器列地址而产生多个时钟信号；响应于多个时钟信号的选择性触发，将存储器数据多路复用到数据输出电路的输出端上。时钟信号基于至少一部分存储器列地址而被顺序触发。
在本发明的其他实施例中，存储器数据包括N个存储器数据单元，并且产生多个时钟信号的步骤包括响应于至少一部分存储器列地址而产生顺序控制信号，该顺序控制信号对用于N个存储器数据单元的输出顺序进行编码。
在本发明的其他实施例中，产生多个时钟信号的步骤进一步包括产生周期性脉冲序列；响应于顺序控制信号，从该周期性脉冲序列中选择分别与N个数据单元相关联的N个脉冲信号，使得各脉冲信号之间的定时基于在顺序控制信号中编码的输出顺序。
在本发明的其他实施例中，多个时钟信号包括N个脉冲信号。
在本发明的其他实施例中，产生多个时钟信号的步骤还包括响应于延迟补偿信号而对顺序控制信号进行延迟。
在本发明的其他实施例中，延迟补偿信号限定用于将N个存储器数据单元输出到输出端上的时间周期。
在本发明的其他实施例中，存储器数据单元是位。
在本发明的其他实施例中，存储器数据单元是字节。
在本发明的其他实施例中，多路复用存储器数据的步骤包括以交错的顺序将存储器数据多路复用到数据输出电路的输出端上。
在本发明的其他实施例中，多路复用存储器数据的步骤包括以连续的顺序将存储器数据多路复用到数据输出电路的输出端上。
在本发明的其他实施例中，存储器包括存储器内核，其构成为在其中存储数据；控制电路，其构成为响应于至少一部分存储器内核列地址而产生多个时钟信号；和多路复用器电路，其构成为响应于多个时钟信号的选择性触发，将在其输入端上接收到的存储器内核数据输出到输出端上。时钟信号以基于至少一部分存储器内核列地址编码的顺序被触发。
在本发明的其他实施例中，存储器内核数据包括N个存储器内核数据单元，并且控制电路包括顺序控制信号产生器，其构成为响应于至少一部分存储器内核列地址而产生顺序控制信号。顺序控制信号对N个存储器内核数据单元的输出顺序进行编码。
在本发明的其他实施例中，控制电路进一步包括基准脉冲产生器，其构成为产生周期性脉冲序列；脉冲多路复用器电路，其构成为响应于顺序控制信号，从所述周期性脉冲序列中输出分别与N个数据单元相关联的N个脉冲信号，使得各个脉冲信号之间的定时基于在控制信号中编码的输出顺序。
在本发明的其他实施例中，存储器是DRAM存储器。
在本发明的其他实施例中，多路复用器电路构成为以交错的顺序输出存储器内核数据。
在本发明地其他实施例中，多路复用器电路构成为以连续的顺序输出存储器内核数据。
通过结合附图阅读下面对本发明具体实施的详细说明，可以更容易地理解本发明的其他特征，其中图1是传统的半导体存储器，诸如动态随机存取存储器(DRAM)的方框图。
图2更详细地示出了图1的数据输出电路。
图3是根据本发明一些实施例的集成电路存储器的数据输出电路的方框图。
图4是根据本发明一些实施例的，图3的控制脉冲(pulse)产生器使用的逻辑表。
图5是根据本发明一些实施例的，图3的控制脉冲产生器电路的方框图。
图6是根据本发明一些实施例的，图5的基准脉冲产生器电路的电路图。
图7是根据本发明一些实施例的，图5的控制脉冲多路复用器电路的方框图。
图8是根据本发明一些实施例的，图7的锁存电路的电路图。
图9是根据本发明一些实施例的，图7的基准脉冲多路复用器电路的电路图。
图10-12是示出根据本发明一些实施例的，集成电路存储器的数据输出电路的操作的时序图。
具体实施例方式
虽然本发明可以作出多种变型或替换方式，但是此处在附图中仅以示例的方式示出了其中的一些特定实施例，并且只对这些特定的实施例进行了详细描述。然而，应该理解，申请人并无意图将本发明限定为此处公开的特定形式，相反的，本发明的目的是覆盖所有落入由权利要求限定的本发明精神和范围内的变型、等同、以及替换物。
应该理解，当提到一个元件“连接到”或“耦联到”另一个元件上时，指的是该元件可以直接连接或耦联到另外一个元件上，或是在两者之间也可以具有一个中间元件。相反，当提到一个元件“直接连接到”或“直接耦联到”另外一个元件上时，指的是两者之间没有中间元件。在此使用的表述“和/或”以及“/”包括所列相关项中的任何一项或多项的任一或所有组合形式。在整个说明书中相同的附图标记表示相同的元件。
在此使用的术语仅是为了描述具体的实施例，而不是为了对本发明进行限定。例如，这里使用的单数形式“a，an(一个)”和“the(该)”实际上也包括复数形式，除非正文中明确表示是单数的情况。此外，还应该理解，当说明书中使用术语“comprises，comprising(包含、包括)”时，仅表示具有所列的特征、整数、步骤、操作、元件、或/或部件，但并不排除其中还另有或者增加一个或多个其他特征、整数、步骤、操作、元件、部件、和/或其组合。
应该理解，虽然这里使用第一和第二来表示不同的部件、电路、区域、层和/或部分，但是这些部件、电路、区域、层和/或部分并不受这些术语的限制。使用这些术语只是为了使部件、电路、区域、层和/或部分与另一个部件、电路、区域、层和/或部分区分开。因此，下面讨论的第一部件、电路、区域、层和/或部分也可以被称为是第二部件、电路、区域、层和/或部分，而第二部件、电路、区域、层和/或部分也可以被称为是第一部件、电路、区域、层和/或部分，这并不违背本发明的教导。
除非另有定义，在此用到的全部术语(包括科技术语)均应被理解为是本发明所属技术领域的普通技术人员通常所理解的含义。另外应该理解，那些在常用字典中定义过的术语应该被解释成具有与其在相关技术的上下文中的含义一致的含义，而不应对其作理想化的或是过于形式化的解释，除非这里明确地进行过定义。
本发明的一些实施例可以提供存储器，其可以通过省去在一些传统存储器的数据输出电路中使用的排序电路，来减少数据输出过程中的延时。由于省去排序电路，因此数据输出电路可以需要更少的电路空间。根据本发明的一些实施例，响应于多个时钟信号的选择性触发，通过多路复用器电路从存储器输出数据。时钟信号按照由顺序控制信号编码的顺序被触发。与传统存储器中的排序电路完成的物理切换不同，本发明的一些实施例通过调整经由多路复用器电路输出各个数据单元的定时，来以特定的顺序输出数据。
参看图3，根据本发明一些实施例的、用于集成电路存储器(诸如DRAM器件)的数据输出电路300包括按图示方式构造的多路复用器电路310和控制脉冲产生器330。多路复用器电路310连接到存储器内核320上，并从其接收数据(D0，D1，D2，D3)，用于响应于读取命令的输出。多路复用器电路310被配置为响应于多个时钟信号CDQ的选择性触发，输出在其输入端上接收到的存储器数据，其中多个时钟信号的触发是由控制脉冲产生器330响应于至少一部分列地址CA而产生的。根据本发明的多种实施例，存储器数据(D0，D1，D2，D3)的单元可以是位、字节、或其他单元。
下面参照图4的逻辑表以及图5的方框图详细描述控制脉冲产生器330。如图5所示，控制脉冲产生器包括按图示方式构造的基准脉冲产生器331、控制脉冲多路复用器电路333-1、333-2、333-3、以及排序控制信号产生器电路335。此处关于四个数据单元的脉冲猝发(burst)长度对本发明的一些实施例进行了阐述。应该理解，在根据本发明的多种实施例中也可以采用其他脉冲猝发长度。基准脉冲(pulse)产生器33 1产生三组周期性脉冲序列，分别表示为CDQ_1，2，3，4<0>，CDQ_1，2，3，4<1>和CDQ_1，2，3，4<2>。对于四个数据单元的脉冲猝发长度使用四个脉冲信号。通常来讲，对于N个数据单元的脉冲猝发长度可以产生N个脉冲信号。三个控制脉冲多路复用器电路333-1，333-2，333-3产生多个时钟信号CDQ W，X，Y，Z，它们被用于响应于顺序控制信号CA_W，X，Y，Z和延迟补偿信号PLD来驱动图3的多路复用器电路310。
在一些实施例中，顺序控制信号CA_W，X，Y，Z对由脉冲序列CDQ_1，2，3，4产生、并用作驱动图3的多路复用器电路310的时钟信号的各个脉冲信号CDQ_W，X，Y，Z之间的定时进行编码。排序控制信号产生器335可以根据图4所示的逻辑表来产生顺序控制信号CA_W，X，Y，Z。使用在背景技术部分提到的相同的例子，如果列地址是01且存储器运行于连续模式，那么数据的输出顺序是D1，D2，D3，和D0。如图4所示，用于CA0＝1和CA1＝0的顺序控制信号CA_W，X，Y，Z首先编码CA_X，其次CA_Y，再次CA_Z，最后CA_W。结果，控制脉冲多路复用器333-1输出CDQ_1作为时钟或脉冲信号CDQ_X，输出CDQ_2作为时钟或脉冲信号CDQ_Y，输出CDQ_3作为时钟或脉冲信号CDQ_Z，输出CDQ_4作为时钟或脉冲信号CDQ_W。结果，多路复用器电路以D1，D2，D3，D0的顺序输出存储器数据。在此指出的是，存储器也可以交错模式运行。在这种情况下，可以采用图4所示逻辑表中的交错模式部分来取代连续部分，以产生顺序控制信号CA_W，X，Y，Z。
参看图6，根据本发明的一些实施例，基准脉冲产生器331包括多个串联连接的D型触发器(flip-flop)。如图6所示，一组D型触发器响应于时钟信号CLKDQ F和SET信号，而另一组D型触发器响应于时钟信号CLKDQ_S和SET信号。图10中示出了周期性脉冲序列CDQ_1，2，3，4<0>，CDQ_1，2，3，4<1>，....。
参看图7，其中更加详细地示出了根据本发明一些实施例的控制脉冲多路复用器333-1。控制脉冲多路复用器333-1包括多个锁存电路711，713，715，717，这些电路分别响应于顺序控制信号CA_W，CA_X，CA_Y，和CA_Z，以及延迟补偿信号PDL0。如图10所示，延迟补偿信号PDL0用于通过使顺序控制信号CA_WD至CA_ZD的次序生效，来限定在脉冲猝发读取操作中输出数据D0至D3所用的时间周期，这里“D”表示基于延迟补偿信号PDL0的延迟。控制脉冲多路复用器333-1进一步包括多个基准脉冲多路复用器731，733，735，和737，这些基准脉冲多路复用器分别响应于顺序控制信号CA_WD至CA_ZD。基准脉冲多路复用器731，733，735，和737中的每个分别响应于顺序控制信号CA_WD，XD，YD，ZD，输出脉冲序列信号CDQ_1，2，3，4中的一个来分别作为时钟或脉冲信号CDQ_W，X，Y，Z。控制脉冲多路复用器333-2和333-3可以与控制脉冲多路复用器333-1配置得相似。
参看图8，根据本发明一些实施例的锁存电路711包括连接到锁存器7113的选通门7111。选通门响应于延迟补偿信号PDL0而被激活。锁存电路713，715，717可以与锁存电路711配置得相似。参看图9，根据本发明一些实施例的基准脉冲多路复用器731包括多路复用器电路，该电路响应于顺序控制信号CA_WD。基准脉冲多路复用器733，735，737可以与基准脉冲多路复用器731配置得相似。
图10是示出根据本发明一些实施例的数据输出电路的操作的时序图。在第一时钟CLK脉冲的上升沿，在列地址CA处发出第一读取命令RD。在这次读取操作中，延迟补偿信号PDL0被驱动为高电平，而其他两个延迟补偿信号PDL1和PDL2保持为低电平，从而可以利用顺序控制信号CA_W，X，Y，Z以特定的顺序选择脉冲序列信号CDQ_1<0>，2<0>，3<0>，和4<0>，以按照所需顺序来产生时钟或脉冲信号CDQ_W<0>，X<0>，Y<0>，和Z<0>。由于CAS延迟是4，因此在第四个时钟脉冲开始时输出第一组数据。同样，发出第二读取命令RD，在第二读取操作中将延迟补偿信号PDL1驱动为高电平，而其他两个延迟补偿信号PDL0和PDL2保持为低电平。顺序控制信号CA_W，X，Y，Z被用于按照特定的顺序选择脉冲序列信号CDQ_1<1>，2<1>，3<1>，和4<1>，从而按所需顺序产生时钟或脉冲信号CDQ_W<1>，X<1>，Y<1>，和Z<1>。发出第三读取命令RD，并且在第三读取操作中，将延迟补偿信号PDL2驱动为高电平，而其他两个延迟补偿信号PDL0和PDL1保持为低电平。顺序控制信号CA_W，X，Y，Z被用于按照特定的顺序来选择脉冲序列信号CDQ_1<2>，2<2>，3<2>，和4<2>，从而按照所需顺序产生时钟或脉冲信号CDQ_W<2>，X<2>，Y<2>，和Z<2>。
本发明的一些实施例可以通过示例的方式来阐述。图11是示出在列地址CA为00处开始输出存储器数据的时序图。如图11所示，用于CA0＝0和CA1＝0的顺序控制信号CA_W，X，Y，Z根据图4中的逻辑表，首先编码CA_W，其次是CA_X，再次是CA_Y，最后是CA_Z。结果，CDQ_1<0>，2<0>，3<0>，和4<0>被分别选择为时钟或脉冲信号CDQ_W<0>，X<0>，Y<0>和Z<0>，并以D0，D1，D2，和D3的顺序输出存储器数据。
图12是示出在列地址CA为01处开始输出存储器数据的时序图。如图12所示，用于CA0＝1和CA1＝0的顺序控制信号CA_W，X，Y，Z根据图4所示的逻辑表，首先编码CA_X，其次是CA_Y，再次是CA_Z，最后是CA_W。结果，CDQ_4<0>，1<0>，2<0>，和3<0>被分别选择为时钟或脉冲信号CDQ_W<0>，X<0>，Y<0>，和Z<0>，并且以D1，D2，D3和D0的顺序输出存储器数据。
对说明书进行总结，在此应该注意，在不实质上脱离本发明原则的条件下可以对本发明的实施例作出多种变型和改变。所有这些变型和改变都包括在由权利要求限定的本发明的范围内。
权利要求
1.一种用于集成电路存储器的数据输出电路，包括控制电路，被配置为响应于至少一部分存储器列地址而产生多个时钟信号；和多路复用器电路，被配置为响应于多个时钟信号的选择性触发，将在其输入端上接收到的存储器数据输出到输出端上，所述多个时钟信号根据至少一部分存储器列地址被顺序触发。
2.根据权利要求1的数据输出电路，其中存储器数据包括N个存储器数据单元，其中控制电路包括顺序控制信号产生器，被配置为响应于至少一部分存储器列地址，而产生顺序控制信号，所述顺序控制信号编码用于N个相应存储器数据单元的输出顺序。
3.根据权利要求2的数据输出电路，其中控制电路进一步包括基准脉冲产生器，被配置为产生周期性脉冲序列；和脉冲多路复用器电路，被配置为响应于顺序控制信号，从所述周期性脉冲序列中输出分别与N个数据单元相关联的N个脉冲信号，使得各个脉冲信号之间的定时基于顺序控制信号中编码的输出顺序。
4.根据权利要求3的数据输出电路，其中所述多个时钟信号包括N个脉冲信号。
5.根据权利要求3的数据输出电路，其中控制电路进一步包括锁存电路，被配置为响应于延迟补偿信号来延迟顺序控制信号。
6.根据权利要求5的数据输出电路，其中所述延迟补偿信号限定用于输出N个存储器数据单元的时间周期。
7.根据权利要求3的数据输出电路，其中所述基准脉冲产生器包括多个串联连接的触发器电路。
8.根据权利要求2的数据输出电路，其中存储器数据单元是位。
9.根据权利要求2的数据输出电路，其中存储器数据单元是字节。
10.根据权利要求1的数据输出电路，其中集成电路存储器是DRAM存储器。
11.根据权利要求1的数据输出电路，其中多路复用器电路被配置为以交错的顺序输出存储器数据。
12.根据权利要求1的数据输出电路，其中多路复用器电路被配置为以连续的顺序输出存储器数据。
13.一种操作包括数据输出电路的集成电路存储器的方法，包括响应于至少一部分存储器列地址，产生多个时钟信号；以及响应于所述多个时钟信号的选择性触发，将存储器数据多路复用在数据输出电路的输出端上，其中以根据至少一部分存储器列地址的顺序触发所述时钟信号。
14.根据权利要求13的方法，其中所述存储器数据包括N个存储器数据单元，并且其中产生所述多个时钟信号的步骤包括响应于至少一部分存储器列地址，产生顺序控制信号，所述顺序控制信号编码N个相应存储器数据单元的输出顺序。
15.根据权利要求14的方法，其中产生所述多个时钟信号的步骤进一步包括产生周期性脉冲序列；和响应于顺序控制信号，从周期性脉冲序列中选择分别与N个数据单元相关联的N个脉冲信号，使得各个脉冲信号之间的定时基于顺序控制信号中编码的输出顺序。
16.根据权利要求15的方法，其中所述多个时钟信号包括N个脉冲信号。
17.根据权利要求15的方法，其中产生所述多个时钟信号的步骤进一步包括响应于延迟补偿信号而延迟顺序控制信号。
18.根据权利要求17的方法，其中所述延迟补偿信号限定用于将N个存储器数据输出到输出端上的时间周期。
19.根据权利要求14的方法，其中存储器数据单元是位。
20.根据权利要求14的方法，其中存储器数据单元是字节。
21.根据权利要求13的方法，其中多路复用存储器数据的步骤包括以交错的顺序将存储器数据多路复用到数据输出电路的输出端上。
22.根据权利要求13的方法，其中多路复用存储器数据的步骤包括以连续的顺序将存储器数据多路复用到数据输出电路的输出端上。
23.一种存储器，包括存储器内核，被配置为在其中存储数据；控制电路，被配置为响应于至少一部分存储器内核列地址而产生多个时钟信号；和多路复用器电路，被配置为响应于所述多个时钟信号的选择性触发，将在其输入端上接收到的存储器内核数据输出到输出端上，所述多个时钟信号以根据至少一部分存储器列地址的顺序被触发。
24.根据权利要求23的存储器，其中存储器内核数据包括N个存储器内核数据单元，其中所述控制电路包括顺序控制信号产生器，被配置为响应于至少一部分存储器内核列地址而产生顺序控制信号，顺序控制信号编码用于N个相应存储器内核数据单元的输出顺序。
25.根据权利要求24的存储器，其中控制电路进一步包括基准脉冲产生器，被配置为产生周期性脉冲序列；以及脉冲多路复用器电路，被配置为响应于顺序控制信号，从所述周期性脉冲序列中输出分别与N个数据单元相关联的N个脉冲信号，使得各个脉冲信号之间的定时基于顺序控制信号中编码的输出顺序。
26.根据权利要求23的存储器，其中所述存储器是DRAM存储器。
27.根据权利要求23的存储器，其中所述多路复用器电路被配置为以交错的顺序输出存储器内核数据。
28.根据权利要求23的存储器，其中所述多路复用器电路被配置为以连续的顺序输出存储器内核数据。
全文摘要
一种用于集成电路存储器的数据输出电路，包括控制电路，构成为响应于至少一部分存储器列地址而产生多个时钟信号；和多路复用器电路，构成为响应于所述多个时钟信号的选择性触发，将在其输入端上接收到的存储器数据输出到输出端上。所述时钟信号根据至少一部分存储器列地址而被顺序触发。
文档编号G11C7/10GK101089989SQ20071013888
公开日2007年12月19日 申请日期2007年6月11日 优先权日2006年6月9日
发明者金成律 申请人:三星电子株式会社