专利名称：误差校正电路和方法、包含该电路的半导体存储装置的制作方法
技术领域：
本发明涉及误差校正，更具体地讲，涉及一种误差校正电路、误差校正 方法以及包含该误差校正电路的半导体存储装置。本申请要求于2006年8月25日提交到韩国知识产权局的第 10-2006-0080854号韩国专利申请的利益，该申请的公开通过引用全部包含于 此。
背景技术：
随着半导体存储装置的存储容量的增加，需要可以恢复存储单元 (memory cell)中的误差的误差校正电路。传统的误差校正电路可以被分为 使用冗余存储单元的电路和使用误差检查和校正(ECC)的电路。包含使用冗余存储单元的误差校正电路的半导体存储装置包括一般存储 单元和冗余存储单元，并且在写入和/或读取数据时，用冗余存储单元替换具 有误差的缺陷存储单元。使用冗余存储单元的误差校正电路通常用于动态随 机存取存储器(DRAM)。包含使用ECC的误差校正电路的半导体存储装置产生并存储冗余数据 (称为奇偶校验数据(parity data)或校正子数据(syndrome data))，并使用 冗余数据检测并校正数据比特中出现的误差。使用ECC的误差校正电路通常 用于只读存储器(ROM),尤其是常用于包含电可擦写可编程ROM (EEPROM)单元(cell)的闪存。图1是包含传统ECC电路120的半导体存储装置100的示意性框图。半 导体存储装置100包括存储核110、 ECC电路120以及主机接口和逻辑单元 130。存储核IIO是包括用于存储数据的存储单元阵列的块。ECC电路120包 括ECC编码器121和ECC解码器123。主机接口和逻辑单元130执行主机 200 (例如，移动装置中的控制器)和存储核110之间的数据交接(interface )。 主机接口和逻辑单元130可以将d比特并行lt据(这里，"d，，为2或大于2的
整数)发送到主机200或者从主机200接收d比特并行数据。ECC编码器121通过主机接口和逻辑单元130接收k比特数据，使用接 收到的k比特数据产生(n-k)比特的校正子数据，并将(n-k)比特校正子数据 加上k比特数据。因此，由接收到的k比特数据和(n-k)比特校正子数据构 成的n比特数据(可以被称为ECC字)被输入到存储核110中。当存储在存储核110中的数据被输出时，由k比特数据和(n-k)比特校 正子数据构成的ECC字被从存储核110中读出。ECC解码器123将ECC字 除以预定的模式数据(pattemdata),产生校正子数据，并使用校正子数据确 定是否存在误差。当确定存在误差时，ECC解码器123检测误差的位置，即， 具有误差的比特的位置，并校正该误差比特。误差比特的校正可以由半导体 存储装置100中的单元(例如，主机接口和逻辑单元130)中包含的误差校 正器或由主机200扭J亍。图2是示出传统误差校正的时序图。传统误差校正包括在时间TO和Tl 之间时间段Tt中的数据读取/校正子计算、时间Tl和T2之间的时间段Tcoeff 中的系数计算以及时间T2和T3之间的时间段Tcse中的误差位置计算。在数据读取/校正子计算过程中，ECC字(即，信息数据和校正子数据)被从存储单元阵列中读取，并且局部校正子So至S2n-i被计算。数据读取/校正子计算需要预定读取时间Tt。在系数计算过程中，计算用于产生误差位置 方程所需的系数cjo至cjn，并且需要预定的系数计算时间Tcoeff。在误差位置 计算过程中，求解误差位置方程以获得解，从而检测误差位置。误差位置计 算需要预定的误差位置计算时间Tcse。因此，误差校正周期(或ECC周期) 相应于时间段Tt、 Tcoeff和Tcse的和，并且不管误差比特的数量如何，几乎 总是为常数。用于多比特ECC的公知电路和方法具有很多缺点。例如，基于可校正的 误差比特数的最大数量来设计和实现传统ECC解码器。传统多比特ECC解 码器比单比特ECC解码器需要更多的处理时间。而且，误差校正周期直接和 数据存取时间(主机从半导体存储装置读取数据的时间)有关。结果，传统 多比特ECC电路和方法从存储器读取数据的速度显著变慢。因此，需要更快 的多比特ECC电^4口方法。
发明内容
本发明的实施例基于检测到的误差比特数，通过选择地执行可选误差位 置计算，降低数据读取时间并提高读取性能。本发明的实施例提供了一种误差校正电路，包括至少两个误差位置检 测器，被配置为并行操作，并具有不同的误差位置计算时间；确定器，被配 置为确定误差类型；主控制器，结合到所述至少两个误差位置检测器和所述 确定器上，所述主控制器被配置为基于误差类型和所述至少两个误差位置检 测器的输出来确定最终误差位置。本发明的另 一实施例提供了 一种包括上述误差校正电路的半导体存储装 置。所述半导体存储装置还可包括误差检查和校正(ECC)编码器，被配 置为基于信息数据生成校正子数据并通过将校正子数据加上信息数据来生成 误差校正编码的数据；存储核，结合到所述ECC编码器，被配置为存储所述 编码的数据。本发明的进一步实施例提供了一种误差校正方法，包括读取编码的数 据；使用所述编码的数据计算多个局部校正子；使用所述多个局部校正子计 算多个比特位置方程系数。
通过参照附图对本发明的示例性实施例的详细描述，本发明的上述和其 他特点和优点将会变得更加清楚，其中图1是包括传统误差检查和校正(ECC)电路的半导体存储装置的示意 性框图；图2是示出传统误差校正的时序图；图3是根据本发明一些实施例的半导体存储装置的框图；图4是示出根据本发明一些实施例的图3中的ECC编码器的操作的逻辑图；图5是根据本发明一些实施例的误差校正方法的流程图；图6是根据本发明一些实施例示出如何在时域执行误差校正的时序图。
具体实施方式
以下，将参照附图更全面地描述本发明，其中，在附图中示出了本发明 的实施例。然而，本发明可以以4艮多不同的形式^皮实现，不应该被理解为限
于这里阐述的实施例。相反，提供这些实施例是为了使本发明的公开更彻底 和完整，并且将本发明的范围全面传达给本领域的技术人员。在附图中，相 同的标号始终指示相同的部件。应该理解的是，当元件被称为"连接"或"结合"到另一元件时，该元件可 以直接连接或结合到其他元件，或者可存在中间元件。相反，当元件被称为"直 接连接"或"直接结合"到另一元件时，不存在中间元件。如这里所使用的，术 语"和/或"包括所列出的一个或多个相关术语的任何组合或所有组合，可以缩 写为"/"。图3是根据本发明一些实施例的半导体存储装置300的框图。半导体存 储装置300包括存储核310、误差检查和校正(ECC )电路320以及主机接口 和逻辑单元330。 ECC电路320被结合在存储核310与主机接口和逻辑单元 330之间。存储核310包括用于存储数据的存储单元阵列。存储单元阵列可包括(例 如)具有浮动栅极(floatinggate)的电可擦写可编程只读存储器(EEPROM) 单元，但是本发明不限于此。主积4妻口和逻辑单元330执行控制以及主才几200 (例如，移动装置或计 算机中的控制器)和ECC电路320之间的交接(interface)的緩冲。主机接 口和逻辑单元330可包括误差校正器(未示出)，所述误差校正器基于ECC 电路320执行的误差检测的结果校正编码的数据中的误差。主机接口和逻辑单元330可包括存储器(未示出)，如静态随机存储存储 器(SRAM)。在这种情况下，当主机200将数据写入SRAM中时，由ECC 电路320将数据编码，然后编码的数据被记录在存储核310 (例如，闪存核) 中。然后，通过ECC电路320检测并校正从存储核310读取的数据中的误差， 误差校正后的数据被存储在SRAM中。结果，主机200读取存储在SRAM中 的误差校正后的数据。主机接口和逻辑单元330可以将d比特并行数据(其 中，"d，，为2或大于2的整数)发送到主机200或从主机200接收d比特并行 数据。ECC电路320包括结合到ECC编码器420和ECC解码器430的ECC 包装器(wrapper)410。 ECC包装器410从主机接口和逻辑单元330接收k比特 信息数据(其中，"k"为2或大于2的整数)。ECC包装器410然后将(n-k) 比特的空数据(dummy data)加上k比特信息数据。"n-k"为1或大于1的整 数，并且所述空数据的每个比特具有预定的逻辑值。ECC包装器410然后串 行或并行地将n比特数据输出到ECC编码器420。例如，k比特信息数据可 以是4096比特，(n-k)比特空数据可以是53比特，n比特数据可以是4149 比特。图4是示出根据本发明的一些实施例的图3中的ECC编码器420的操作 的逻辑示图。参照图4,ECC编码器420包括校正子发生器421和异或(XOR) 算子423。校正子发生器421从ECC包装器410接收n比特数据并将接收到的n 比特数据除以预定的数据以生成(n-k)比特余数(或校正子)数据。所述预 定数据通常被称为发生器多项式G(x)。基于可校正的误差比特的最大数量和/ 或可检测到的误差比特的最大数量来确定整数"n-k"。XOR算子423对从ECC包装器410接收到的n比特数据以及校正子数 据执行XOR运算，以生成n比特编码的数据。当分别用I(x)、 S(x)和C(x)表 示信息数据、校正子数据和编码的数据时，这些数据之间的关系由方程(1) 来表示S(X)= Ix(n-k)(X)%G(X),C(x)= x(n-k)I(x)+S(x)=Q(x)G(x), (1)其中，^一(x)是通过将k比特信息数据I(x)在最高有效位(MSB)方向 上移位(n-k)比特后获得的值，y。G(x)指示对G(x)取才莫，Q(x)是当C(x)P余以 G(x)时的商。当"n-k，，为53时，G(x)是53阶多项式，S(x)是52阶多项式。n比特编码的lt据(也称为ECC字)被输入到存储核310中。存储核310 的单元阵列区域可以被分为用于存储信息数据的区域和用于存储校正子数据 的区域。可选地，n比特编码的数据可以被存储在存储单元阵列中，而不用 标识信息数据区域和校正子数据区域。当存储在存储核310中的编码的数据被输出时，n比特编码的数据(包 括k比特信息数据和(n-k)比特奇偶校验数据)被从存储核310中读出，然 后被输入到ECC包装器410中。ECC包装器410可緩冲n比特编码的数据， 并将n比特编码的数据输出到ECC解码器430。ECC解码器430确定在从ECC包装器410接收到的编码的数据中是否 存在误差比特，并且还检测误差位置，即，所述误差比特的位置。在可选实 施例中，ECC解码器430还可基于检测到的误差位置校正编码的数据中的误 差比特。在这些情况下，误差校正器(未示出)可以被包含在ECC解码器430 中。在示出的实施例中，ECC解码器430包括第一至第四局部校正子发生器 431、 433、 435和437、系数计算器441、 1比特误差位置检测器451、多比 特误差位置监测器452、误差确定器442和主控制器443。 ECC解码器430 还可包括奇偶校验检验器444，所述奇偶校验检验器可以是偶数奇偶校验检 验器或奇数奇偶校验检验器。第一至第四局部校正子发生器431、 433、 435和437被结合到系数计算 器441。 1比特误差位置检测器451被结合到第一校正子发生器431和主控制 器443。多比特误差位置检测器452和误差确定器442均结合到系数计算器 441和主控制器443。尽管第一至第四局部校正子发生器431、 433、 435和437被描述为单独 的部件，但是，它们也可以统一被描述为具有多个局部校正子输出的单个局 部校正子发生器。第一至第四局部校正子发生器431、 433、 435和437将从 存储核310输出的n比特编码的数据分别除以它们预定的数据，从而生成局 部校正子Si、 S3、 Ss和S7。当用R(x)表示从存储核310输出的n比特编码的 数据，并用m"x)、 m3(x)、 ms(x)和m7(x)表示预定数据，即，第一至第四局部 校正子发生器431、 433、 435和437各自的局部生成多项式时，数据之间的 关系可以由方程(2)来表示S(x)=R(x)% m"x),S3(X)=f{R(x)%m3(X)}，S5(x)=f{R(x)%m5(x)}，S7(x)=f{R(x)% m7(x)}， (2)其中，S"x)、 S3(x)、 S5(x)和S7(x)分别对应于由第一至第四局部校正子 发生器431、 433、 435和437产生的局部校正子Sp S3、 S^。S7， ％表示取 模运算。如方程(2)中所示，可以从R(x)。/。m"x)直接计算S"x)。可以分别 使用R(x)%m3(x)、 R(x)%m5(x)和R(x)% m7(x)计算S3(x)、 S5(x)和S7(x)。此外，包含在ECC编码器420中的校正子发生器421的生成多项式G(x) 和第一至第四局部校正子发生器431、 433、 435和437的局部生成多项式m,(x)、 m3(x)、 ms(x)和m7(x)之间的关系可以^皮定义为方程(3 ): G(x)= m"x) *m3(x) *m5(x) *m7(x), (3)其中，"*"表示伽瓦罗(Galois)乘法。当G(x)是53阶多项式并且S(x) 是52阶多项式时，m"x)、 m3(x)、 m"x)和m7(x)均为13阶多项式，S"x)、 S3(x)、 S5(x)和S7(x)均为12阶多项式。当第一至第四局部校正子S!、 S3、 Ss和S7均为0时，则编码的数据中不 存在误差。如果第一至第四局部校正子S!、 S3、 Ss和S7中的任何一个或多个 不为0,则在编码的^t据的至少一个比特中存在误差。当出现误差时，系数 计算器441使用局部校正子S!、 S3、 Ss和S7开始计算误差位置方程的系数o,、 (J2、 C73和CJ4。同时，1比特误差位置检测器451仅使用第一局部校正子S,开 始计算1比特误差的位置。1比特误差位置检测器451可以由简单电路实现， 从而1比特误差位置4企测器451可以在多比特误差位置;f企测器452能够完成 多比特误差位置计算之前完成计算。尽管1比特位置检测器451可以先于系 数计算器441完成操作，但是因为他们基本上同时开始操作，因此，也可以 认为这些部件并行才喿作。误差位置方程具有作为根的误差比特的倒数。可以使用多种算法来获得误差位置方程的系数Op CJ2、 (J3和CJ4与局部校正子Sp S3、 Ss和S7之间的关系。方程(4)和(5)是表达这种关系的示例性误差位置方程。 方程(4)是用于1比特误差校正的误差位置方程的示例 x+l =0 ( 4 )其中，ci,Sp满足一阶方程(4)的根的倒数表示1比特误差位置。 方程(5)是用于2比特误差校正的误差位置方程的例子(J2X2+CJX+1二0 (5)其中，a产Sb cj^(S，+S3)/Sp满足二阶方程(5 )的根的倒数表示2比 特误差位置。对于3比特或更多比特的误差校正，可以以上述相似的方式来计算误差 位置方程的系数。根据本发明的一些实施例，系数计算器441根据能够校正最多4比特误差的误差位置方程来计算系数CJi、 CJ2、 CJ3和CJ4。误差确定器442基于由系数计算器441计算的系数 、cj2、 ci3和04来确 定误差类型。具体地说，误差确定器442确定检测到的误差是1比特误差(即，
第一误差类型)还是多比特误差(即，第二误差类型)。例如，当一阶方程的 系数o!不为0并且其他阶方程的系数cj2、 c53和cj4均为0时，则误差位置方程 为一阶方程，误差比特数为1。如果二阶方程的系数<12不为0,并且三阶和 四阶方程的系数cj3和cj4为0，则误差位置方程为二阶方程，并且误差比特数 为2。当误差确定器422确定存在1比特误差时，由1比特误差位置检测器451 确定误差比特的位置。在这种情况下，多比特误差位置检测器452可以不运 行。由1比特误差位置检测器451计算出的1比特误差位置可以被称为第一 误差位置。当误差确定器422检测出存在多比特误差时，则由多比特误差位置检测 器452确定误差比特的位置。由多比特误差位置检测器452计算出的多比特 误差位置可以被称为第二误差位置。1比特误差位置4企测器451和多比特误差位置;f全测器452可以基于误差 位置方程来检测误差比特的位置。1比特误差位置检测器451是对于1比特ECC最优化的快速误差位置计 算器，并且是用于1比特误差检测的专用电路。1比特误差位置检测器451 基于一阶误差位置方程(例如，方程(4))检测在n比特编码的数据中具有 误差的一个比特的位置。由于一阶误差位置方程的系数 与第一局部校正子 Sj目同，因此， 一旦由第一局部校正子发生器431生成第一局部校正子Sl, 则可以确定一阶误差位置方程，而不管系数计算器441的计算结果。因此， 一旦第一局部校正子Si生成，1比特误差位置检测器451可以开始与系数计 算器441并行操作。多比特误差位置检测器452使用系数计算器441计算的系数cn、 cj2、 cj3 和o4来检测2个或更多误差比特的位置。根据本发明的一些实施例，多比特 误差位置检测器452是能够检测至少2个误差比特和至多4个误差比特的位 置的误差位置计算器。多比特误差位置检测器452可以使用误差位置方程来检测误差位置。在 这种情况下，需要才艮据误差比特数求解i阶误差位置方程(其中，i=l、 2、 3 或4)。由于难于获得四阶误差位置方程的通解，可以使用Chien搜索算法来 确定多项式的根。Chien搜索算法利用这些根将为原始元素a的幂的事实。测 试根因此被表达为在〗=0到j-(n-l)范围内的a4: (A oT1、 oT2、 a-3…a如1)。当 a"满足误差位置方程时，第j比特被确定为具有误差。为了确定将j(在0至 n-l范围内改变j)带入误差位置方程重复n次是否满足方程，可以对大小为 n的每个代码执行这种操作。主控制器443基于1比特误差位置检测器451的检测结果(即，第一误 差位置)或多比特误差位置检测器452的检测结果(即，第二误差位置)来 确定最终误差比特位置。当误差确定器422确定第一误差类型时，主控制器 443根据第一误差位置确定最终误差比特位置，当误差确定器422确定第二 误差类型时，主控制器433根据第二误差位置来确定最终误差比特位置，而 忽略1比特误差位置检测器451的检测结果。此外，为了更准确地确定误差 是否存在以及误差位置，主控制器443还可参照从奇偶校验检验器444输出 的信号。在主控制器443确定了最终误差比特位置之后，主控制器443可将确定 的最终误差比特位置提供给主机接口和逻辑单元330。然后，主机接口和逻 辑单元330可通过反转一个或多个错误比特的逻辑值，来校正一个或更多比 特误差。可选地，主机接口和逻辑单元330可将误差位置信息和n比特编码的数 据(或只是k比特信息数据)发送到主机200。 在这种情况下，主机200可 基于来自主控制器443的误差比特位置信息，通过反转比特的逻辑值，校正 一个或多个误差。图5是才艮据本发明一些实施例的误差校正方法的流程图。图5中所示的 误差校正方法可以由图3中示出的ECC电路320来执行。将在下面参照图3 至图5描述该误差校正方法。在操作610之前，通过将校正子数据和信息数据结合来生成编码的数据， 编码的数据已被存储在存储核310中。在操作610，编码的数据被从存储核 310中读取。在操作620中，使用编码的数据生成第一至第四局部校正子S,、 S3、 Ss和S7。操作620中的计算可以由第一至第四局部校正子发生器431、 433、 435和437来执行。在1比特误差校正(即，1比特ECC)的情况下，可以仅使用第一局部 校正子S!立即检测出误差位置。因此， 一旦在操作620中计算出第一局部校 正子Sl， 1比特误差位置检测器451就可在操作621开始计算误差位置。在 操作622中，系数计算器441可计算误差位置方程的系数，操作621和622
可以同时执行。在系数计算器441完成误差位置方程的系数的计算之后，基 于在操作622中计算的系数来在操作630中确定误差类型。误差确定器442 可执行操作630。如果误差类型被确定为1比特误差，即，第一误差类型， 则基于已经在操作621中计算出的1比特误差位置信息来在操作640中校正 1比特误差。如果误差类型被确定为多比特，即，第二误差类型，则在操作 650中，多比特误差检测器452可计算多比特误差位置，并且在操作660中， 校正多比特误差。主机接口和逻辑单元330和/或主机200可以执行操作640 和660。尽管上面参照图3中示出的组件描述了图5中示出的方法，但是根据设 计选择，其他组件的组合也可用于实现本方法。此外，图5中示出的方法可 以用软件或者硬件和软件的结合来实现。同样，可以用软件来实现参照图3 中的半导体存储装置300示出的任何一个或多个功能性组件。图6是示出根据本发明的一些实施例如何在时域中执行误差校正的时序图。在时间TO和Tl之间的数据读取和校正子计算过程中，ECC字(即，信 息数据和校正子数据)被从存储单元阵列中读取，局部校正子So、 Sp S2... 被计算。该操作需要预定的读取持续时间Tt。然而，根据本发明的一些实施 例，系数计算和1比特误差位置计算在时间Tl同时开始。基于计算出的系数C5o至CJn确定误差类型。如果确定为1比特误差，则省 略多比特误差计算。因此，在1比特误差的情况下，ECC周期可在时间T4 结束。在这种情况下，ECC周期时间对应于用于数据读取和校正子计算的时 间Tt以及用于1比特误差位置计算的时间Tcsl的和，即Tt+Tcsl，该时间比 出现2比特或更多比特误差的情形需要的时间短很多。在多比特误差的情况下，ECC周期对应于"Tt+Tcoeff+Tcse"。然而，与传 统ECC周期相比，由于在本发明的实施例中用于1比特误差校正的ECC周 期被显著减小，因此平均ECC周期时间也显著小于多比特误差和单个比特误 差的结合的情况。在本发明的上述实施例中，误差校正电路包含专门计算1比特误差位置 的计算器。换句话说，误差被分类为1比特误差和多比特误差。在本发明的 可选实施例中，1比特或2比特误差可以被归类为第一误差类型，3比特或更 多比特误差可以被归类为第二误差类型。在该实施例中，当1比特或2比特 误差出现时，可以基于方程(5 )使用2比特误差位置计算器来快速地检测到 误差比特的位置。当出现3比特或更多比特误差时，可以使用多比特误差位 置检测器(如，多比特误差位置检测器452)来检测误差位置。在本发明的进一步实施例中，误差可以被分类为三种类型或更多种类型， 例如，第一误差类型、第二误差类型和第三误差类型，并且可以设置用于每 个误差类型的误差位置^r测器，从而对于第一误差类型，最快地检测到误差 位置，并且对于第二误差类型，第二快速地一企测到误差位置。用于各个误差 类型的误差位置检测器可以并行操作，并且可以具有不同的误差位置检测时 间。根据本发明的实施例，维持了多比特ECC性能，而不用附加的奇偶校验 数据，并且可以快速地对预定数量(例如，1或2)或更少数量的误差比特执 行ECC。结果，平均ECC周期时间被减小，数据读取速度加快。尽管已经参照本发明的示例性实施例示出和描述了本发明，但是本领域 的普通技术人员应该理解，在不脱离由权利要求限定的本发明的精神和范围 的情况下，可以作出各种形式和细节上的改变。
权利要求
1、一种误差校正电路，包括至少两个误差位置检测器，被配置为并行操作并具有不同的误差位置计算时间；确定器，被配置为确定误差类型；主控制器，结合到所述至少两个误差位置检测器和所述确定器上，所述主控制器被配置为基于误差类型和所述至少两个误差位置检测器的输出来确定最终误差位置。
2、 如权利要求1所述的误差校正电路，还包括局部校正子发生器，被配置为使用误差校正编码的数据来计算至少两个 局部校正子；系数计算器，结合到所述局部校正子发生器上，被配置为使用所述至少 两个局部校正子来计算误差位置方程的系数， 其中，所述至少两个误差位置检测器包括第一误差位置检测器，结合到所述局部校正子发生器上，被配置为使用 所述至少两个局部^^正子的一部分来计算第一误差位置；第二误差位置检测器，结合到所述系数计算器上，被配置为基于误差类 型选择性地计算第二误差位置。
3、 如权利要求2所述的误差校正电路，其中，所述误差类型是第一误差 类型和第二误差类型之一，其中，确定器基于计算出的误差位置方程的系数来确定误差类型。
4、 如权利要求3所述的误差校正电路，其中，第一误差位置检测器被配 置为使用所述至少两个局部校正子中的一个来计算编码的翁:据中的一个误差 比特的位置，其中，第二误差位置检测器被配置为当误差类型是第二误差类型时，计 算编码的it据中的至少两个误差比特的位置。
5、 如权利要求3所述的误差校正电路，其中，第一误差位置检测器被配 置为计算编码的数据中的两个或更少的误差比特的位置，其中，第二误差位置检测器被配置为当误差类型是第二误差类型时，计 算编码的数据中的至少三个误差比特的位置。
6、 如权利要求3所述的误差校正电路，还包括误差校正器，结合到主 控制器上，被配置为基于第一误差位置和第二误差位置之一来校正编码的数 据。
7、 如权利要求6所述的误差校正电路，其中，第二误差位置检测器被配 置为在误差类型是第一误差类型时不运行，其中，误差校正器被配置为当误 差类型时第一误差类型时，基于由第 一误差位置检测器计算出的第一误差位 置来校正编码的数据。
8、 如权利要求6所述的误差校正电路，其中，误差校正器被配置为当误 差类型时第二误差类型时，基于由第二误差位置检测器计算出的第二误差位 置来校正编码的数据。
9、 如权利要求3所述的误差校正电路，其中，第一误差位置检测器和系 数计算器被配置为并行操作。
10、 一种半导体存储装置，包括权利要求2中的误差校正电路，所述半 导体存储装置还包括误差检查和校正(ECC)编码器，被配置为基于信息数据生成校正子数 据，并通过将校正子数据加上所述信息数据来生成误差校正编码的数据； 存储核，结合到所述ECC编码器上，并被配置为存储所述编码的数据。
11、 如权利要求IO所述的半导体存储装置，其中，所述存储核包括电可 擦写可编程只读存储器(EEPROM)单元。
12、 如权利要求IO所述的半导体存储装置，还包括主机接口和逻辑单 元，被结合到主控制器和ECC编码器上，所述主机接口和逻辑单元被配置为 将从存储核读取的编码的数据和误差位置数据发送到主机，其中，所述主初^故配置为基于所述误差位置数据来校正编码的数据。
13、 一种误差校正方法，包括 读取编码的数据；使用所述编码的数据计算多个局部校正子； 使用所述多个局部校正子的一部分计算第一误差比特位置数据； 使用所述多个局部校正子来计算多个比特位置方程系数。
14、 如权利要求13所述的方法，其中，第一误差比特位置数据的计算至 少部分地与所述多个比特位置方程系数的计算同时执行。
15、 如权利要求14所述的方法，还包括基于所述多个比特位置方程系 数，确定误差类型是第一误差类型还是第二误差类型。
16、 如权利要求15所述的方法，其中，第一误差类型指具有单个比特误 差的误差，第二误差类型指具有多个比特误差的误差。
17、 如权利要求15所述的方法，其中，第一误差类型指具有两个或更少 比特误差的误差，第二误差类型指具有三个或更多比特误差的误差。
18、 如权利要求15所述的方法，还包括如果误差类型是第一误差类型， 则基于第一误差位置数据校正编码的数据。
19、 如权利要求15所述的方法，还包括如果误差类型是第二误差类型， 则基于所述多个比特位置方程系数计算第二误差比特位置数据。
20、 如权利要求19所述的方法，还包括基于第二误差比特位置数据校 正编码的数据。
全文摘要
提供了一种误差校正电路、误差校正方法和包含该误差校正电路的半导体存储装置。误差校正电路包括局部校正子发生器、第一和第二误差位置检测器、系数计算器和确定器。局部校正子发生器计算至少两个局部校正子。第一误差位置检测器使用部分局部校正子计算第一误差位置。系数计算器使用局部校正子计算误差位置方程的系数。确定器基于系数确定误差类型。第二误差位置检测器基于误差类型选择地计算第二误差位置。半导体存储装置包括误差校正电路；ECC编码器，基于信息数据产生编码的数据并通过将校正子数据和信息数据结合产生编码的数据；存储核，存储编码的数据。多比特ECC性能被保持，并且可对预定(1或2)或更少数量的误差比特快速执行ECC。
文档编号G11C29/42GK101131876SQ200710139739
公开日2008年2月27日 申请日期2007年7月30日 优先权日2006年8月25日
发明者任容兑, 崔润浩 申请人:三星电子株式会社