半导体存储器器件及控制时序的方法

专利名称：半导体存储器器件及控制时序的方法
技术领域：
本发明涉及一种半导体存储器器件及控制与其操作相关的时序的方法。
背景技术：
半导体存储器器件例如DRAM (动态随机访问存储器)的小型化每年 在进行。随着小型化继续进行，半导体存储器器件中的线间间距变得更 小，因而耦合电容增加。耦合电容的增加会引起由于噪声导致的误操作。特别是在DRAM中，由于单元的面积随着小型化的进行而减小，所 以连接到存储单元的位线之间的线间间距也减小。结果，位线之间的电容 变大，这增加了当读出存储单元中存储的数据时发生由于灵敏放大器中的 噪声而导致误操作的可能性。作为避免这个问题的方法，限制型灵敏放大器操作是公知的(例如， 参照第平9-63266号和第平2-301097号日本专利申请特许公开)。通过将 灵敏放大器中的位线和在存储单元一侧的位线相连接，并且当从存储单元 读取(读出)数据时将灵敏放大器中的位线和在存储单元一侧的位线断开 电连接一定的时间段，来实现限制型灵敏放大器操作，其中，存储单元通 过传输门连接到在存储单元一侧的位线。具体地讲，如图IO所示，选中字线WL (Tll时刻)，存储单元中存储的数据输出到位线。此时，用于将灵敏放大器中的位线和在存储单元一 侧的位线相连接的传输门的控制信号MUX为高电平(下面用"H"表 示)且该传输门处于导通状态，从而使灵敏放大器中的位线BLO、 /BL0分
别和在存储单元一侧的位线BL1、 /BL1相连接。此后，灵敏放大器激活信号LE被设置成"H"，以激活灵敏放大器 (T12时刻)。此时，传输门的控制信号MUX改变到低电平(下面用 "L"表示)以将传输门转换到截止状态，从而使灵敏放大器中的位线 BL0、 /BL0和在存储单元一侧的位线BL1、 /BL1断开。因此，只执行灵敏 放大器中的位线BLO、 /BLO的放大(见T12时刻和T13时刻)。在灵敏放大器中的位线BLO、 /BLO的放大完成之后，传输门的控制信 号MUX再次转换到"H"，以将灵敏放大器中的位线BLO、 /BLO分别连 接到在存储单元一侧的位线BL1、 /BL1 (T13时刻)。这样，灵敏放大器 中位线BLO、 /BLO中的放大结果被传送到在存储单元一侧的位线BL1、 /BL1，从而恢复存储单元中的数据。接着，字线转换到非选通状态(T14 时刻)，以完成操作。注意的是，在图10中，STN是存储单元中的存储 节点(连接到构造存储单元的电容器的节点)的电势电平。通过使如上所述的操作得以实现，在限制型灵敏放大器操作中，当位 线上的电势被灵敏放大器放大时，在存储单元一侧的位线之间的电容的影 响不再起作用，因而可以抑制由于噪声导致的误操作的发生。然而，在执行传统的限制型灵敏放大器操作的半导体存储器器件中， 用于启动限制操作的时序，即，用于将传输门转换到截止状态并且使灵敏 放大器中的位线和在存储单元一侧的位线断开的时序是固定的。因此，存 在一些问题，例如，不可调节由制造的易变性等产生的与最优时序的偏 差，不可在评估/测试中为了使缺陷尽早出现而调节到恶劣时序，等等。发明内容本发明的目的是使得可以在半导体存储器器件中调节与限制操作 (confinement operation )相关的时序。根据本发明的半导体存储器器件包括灵敏放大器，其以可断开的方 式连接到具有多个存储单元的存储单元阵列的位线，所述灵敏放大器在从 存储单元的数据读出操作期间执行限制操作，以断开存储单元阵列的位线 并放大数据信号；以及时序调节电路，调节与灵敏放大器中的限制操作相
关的时序。


图1是示出根据本发明的实施例的半导体存储器器件的构造示例的图；图2是示出这个实施例中灵敏放大器的构造的电路图；图3是示出这个实施例中与限制操作的时序调节相关的电路构造的图；图4是示出MUX控制电路的构造的电路图； 图5是示出时序调节电路的构造的电路图；图6是示出这个实施例中限制型灵敏放大器操作的操作波形的曲线图；图7是示出这个实施例中在半导体存储器器件上的测试流程的示例的图；图8是示出时序调节电路的另一构造的电路图；图9是示出译码信号发生电路的构造的电路图；和图IO是示出限制型灵敏放大器操作的操作波形的曲线图。
具体实施方式
下面，将基于附图描述本发明的实施例。对于根据本发明的实施例的半导体存储器器件，下面以具有一个晶体 管/一个电容器类型的存储单元的DRAM为示例来说明。图1是示出根据本发明的实施例的半导体存储器器件的构造示例的方 框图。如图1所示，根据这个实施例的半导体存储器器件具有指令输入电路 11、地址输入电路12、数据输入/输出电路13、控制电路14、以及存储器 核15。指令输入电路11接收作为外部指令CMD的芯片使能信号(/CE1、 CE2)、输出使能信号(/OE)、以及写使能信号(/WE)。指令输入电路 11将接收到的外部指令CMD译码并且将译码结果作为内部指令信号输出 到控制电路14。作为内部指令信号所表示的指令，有读指令、写指令等。地址输入电路12通过地址端子接收外部地址信号ADD并且向控制电 路14提供所接收的外部地址信号ADD。在数据读操作期间，数据输入/输出电路13通过外部数据端子输出从 存储器核15通过数据总线传送的所读的数据作为数据信号DAT。另外， 在数据写操作期间，数据输入/输出电路13接收通过外部数据端子作为数 据信号DAT输入的写数据信号，并且通过数据总线将所接收的写数据传 送到存储器核15。基于来自控制电路14的指令执行数据输入/输出电路13 中的数据输入/输出操作。响应于由指令输入电路11提供的内部指令信号(读指令、写指令 等)以及在半导体存储器器件内部产生的刷新指令，控制电路14产生用 于对存储器核15执行数据读操作和数据写操作的时序信号，并将所产生 的时序信号提供给存储器核15，等等。另外，控制电路14对从地址输入 电路12提供的外部地址信号ADD译码并且将其译码信号提供给存储器核 15。当作为内部指令的读指令或写指令与内部产生的刷新指令相冲突时， 控制电路14具有在这些指令中执行判优的判优功能。注意的是，未示出 的刷新计时器周期性地产生刷新指令。控制电路14具有如图3所示的电路，该电路用于调节限制型灵敏放 大器操作中的限制操作等的启动时序。后面将描述这个与限制操作的时序 调节相关的电路。存储器核15具有存储单元阵列16、行译码器17、灵敏放大器18、以 及列译码器19。存储单元阵列16具有多个布置成阵列形式的存储单元 (动态存储单元)，且每个存储单元都具有一个传输晶体管和一个用于存 储数据的电容器。另外，存储单元阵列16具有分别连接到存储单元的传 输晶体管的栅极的字线和分别连接到传输晶体管的数据输入/输出节点的位 线。响应于作为所提供的译码信号的行译码信号，行译码器17从多条字 线中选中一条字线。例如，在数据读操作期间，灵敏放大器18根据从存储单元读取的数 据放大位线的电势(数据信号)。此时，灵敏放大器18执行限制操作， 以断开灵敏放大器中的位线和在存储单元一侧的位线，在位线电势的放大 完成之后，将灵敏放大器中的位线重新连接到在存储单元一侧的位线，从 而放大位线的电势。响应于作为所提供的译码信号的列译码信号，列译码器19输出控制 信号，以控制列选通器(column gate)，所述列选通器用于将读入到位线 中的由灵敏放大器18放大的所读取的数据传送到数据总线或者将通过数 据总线提供的写数据传送到位线的。图2是示出这个实施例中灵敏放大器的构造的电路图。灵敏放大器21具有用于检测/放大的N型沟道灵敏放大器22和用于恢 复的P型沟道灵敏放大器23。N型沟道灵敏放大器22具有两个N型沟道MOS晶体管(以下也称作 NMOS晶体管)Ml、 M2，这两个NMOS晶体管Ml、 M2具有分别交叉 耦合的栅极和漏极。NMOS晶体管Ml的漏极连接到灵敏放大器21中的位 线BLO，并且其栅极连接到灵敏放大器21的位线/BL0。 NMOS晶体管M2 的漏极连接到位线/BLO，并且其栅极连接到位线BLO。 NMOS晶体管Ml 和M2的源极共同连接到NMOS晶体管M3的源极，该NMOS晶体管M3 的栅极被提供有灵敏放大器激活信号LEZ。 NMOS晶体管M3的漏极连接 到参考电势Vss。P型沟道灵敏放大器23具有两个P型沟道MOS晶体管(以下也称作 PMOS晶体管)M4、 M5，这两个PMOS晶体管M4、 M5具有分别交叉耦 合的栅极和漏极。PMOS晶体管M4的漏极连接到位线BLO，且其栅极连 接到位线/BLO。 PMOS晶体管M5的漏极连接到位线/BLO，且其栅极连接 到位线BLO。 PMOS晶体管M4和M5的源极共同连接到PMOS晶体管 M6的源极，该PMOS晶体管M6的栅极被提供有灵敏放大器激活信号 LEX。 PMOS晶体管M6的漏极连接到电源电压Vii。灵敏放大器21中的位线对BLO、 /BLO通过具有NMOS晶体管M7、 M8的门电路(开关电路)24-1连接到第一存储块中(存储单元一侧)的 位线对BL1、 /BL1。具体地说，灵敏放大器21中的位线BL0通过由 NMOS晶体管M7构造的传输门连接到在存储单元一侧的位线BL1，该 NMOS晶体管M7的栅极被提供有控制信号MUX1。灵敏放大器21中的 位线/BL0通过由NMOS晶体管M8构造的传输门连接到在存储单元一侧 的位线/BLl ，该NMOS晶体管M8的栅极被提供有控制信号MUX1 。换言之，灵敏放大器21中的位线对BLO、 /BLO和在存储单元一侧的 位线对BL1、 /BL1以可断开的方式相互连接，以使得是否电连接或断开位 线可以根据控制信号MUX1切换。当控制信号MUX1为高电平("H") 时，位线对BLO、 /BLO和位线对BL1、 /BL1相连接。当控制信号MUX1 为低电平("L")时，位线对BLO、 /BL0和位线对BL1、 /BL1断开。预充电/补偿电路25-1连接到第一存储块中的位线对BL1、 /BL1，以 将位线对预充电和补偿(equalize)到预定电势(例如，电源电压Vii的 1/2)。预充电/补偿电路25-1具有三个NMOS晶体管M9、 MIO、 Mll， 且每个NMOS晶体管的栅极都被提供有补偿信号EQL1。通过根据补偿信 号EQL1将NMOS晶体管M9、 MIO、 Mll转换到导通状态，预充电/补偿 电路25-1将位线对预充电和补偿到预定电势。此外，多条字线WL被布置成与第一存储块中的位线对BL1、 /BL1相 交叉，且存储单元26设置在位线BL1和/BLl与字线WL之一的每个交叉 点处。存储单元26具有作为传输晶体管的NMOS晶体管NT和单元电容 器Cell。单元电容器Cell的一端通过传输晶体管NT连接到位线BL1，且 其另一端连接到单元板极电势Vpl，所述传输晶体管NT的栅极连接到字 线WL。这里，传输晶体管NT与单元电容器Cell的一端的连接节点被称 为存储单元中的存储节点STN。第二存储块与第一存储块构造相似。具体地说，第二存储块中(存储 单元一侧)的位线对BL2、 /BL2通过门电路24-2以可断开的方式连接到 灵敏放大器21中的位线对BLO、 /BLO，并且预充电/补偿电路25-2连接到 第二存储块中的位线对BL2、 /BL2。另外，在第二存储块中，虽然未示 出，但是多条字线WL被布置成与位线对BL2、 /BL2相交叉，且存储单元 设置在位线BL2和/BL2与字线WL之一的每个交叉点处。另外，灵敏放大器21中的位线BL0、 /BL0通过由NMOS晶体管M12、 M13构造成的列选通器连接到本地数据总线LDB， NMOS晶体管M12、 M13的栅极都连接到列选通线CSL。选中列选通线CSL将列选通器转换到导通状态，且位线BLO、 /BLO的电势输出到本地数据总线LDB。 图3是示出这个实施例中与限制型灵敏放大器操作中限制操作的时序调节相关的电路构造的方框图。这里给出了第一和第二存储块32、 33，每个存储块都具有与灵敏放大器31相连接的多个存储单元。如图2所示，灵敏放大器31中的位线 (BLO、 /BLO)和第一存储块32中的位线(BL1、 /BL1)通过传输门相连接，该传输门由控制信号MUX1控制导通/截止。当控制信号MUX1为 "H"时，灵敏放大器31中的位线(BLO、 /BLO)与在存储单元一侧的位线(BL1、 /BL1)变为相连接的状态，而当控制信号MUX1为"L"时，变为断开状态。相似地，灵敏放大器31中的位线(BLO、 /BLO)和第二存储块33中 的位线(BL2、 /BL2)通过传输门相连接，所述传输门由控制信号MUX2 控制导通/截止。当控制信号MUX2为"H"时，灵敏放大器31中的位线 (BLO、 /BLO)与在存储单元一侧的位线(BL2、 /BL2)变为相连接的状 态，而当控制信号MUX2为"L"时，变为断开状态。控制信号MUX1由第一 MUX控制电路34输出，而控制信号MUX2 由第二MUX控制电路35输出。存储块选通信号BSEL1、 BSEL2、和时序 控制信号TSAE、 /MUXBST被输入到MUX控制电路34、 35，并且基于 这些输入的信号，MUX控制电路34、 35分别产生并输出控制信号 MUX1、 MUX2。 MUX控制电路34、 35构成根据本发明的开关控制电 路。这里，当没有被选通时，存储块选通信号BSEL1、 BSEL2为"L"; 当第一存储块32被选通时，只有存储块选通信号BSEL1变为"H";且 当第二存储块33被选通时，只有存储块选通信号BSEL2变为"H"。时序控制信号TSAE是表示用于将控制信号MUX1、 MUX2从"H" 变为"L"的时序的信号，§卩，在限制型灵敏放大器操作中用于将灵敏放 大器中的位线与在存储单元一侧的位线断开的时序(限制操作的启动时序)。时序控制信号/MUXBST是负逻辑信号，而且是表示在灵敏放大器 操作中的限制操作之后将控制信号MUX1、 MUX2再次变为"H"的时序 的信号。换言之，时序控制信号/MUXBST是表示将灵敏放大器中的位线 与在存储单元一侧的位线重新相连接的时序的信号。时序控制信号TSAE从时序调节电路36输出。时序调节电路36通过 后面将描述的设定延迟量延迟与灵敏放大器31的激活信号相对应的信号 psaez，并将其作为时序控制信号TSAE输出。图4是示出MUX控制电路的构造的电路图。图4示出了第一 MUX 控制电路34，该控制电路根据图3中的第一存储块32产生并输出控制信 号MUX1。注意的是，通过交换存储块选通信号BSEL1、 BSEL2以及将 控制信号MUX1改变为控制信号MUX2，相似地构造输出控制信号 MUX2的第二 MUX控制电路35。时序控制信号/MUXBST经过串联连接的反相器41、 42、 43、 44提供 到PMOS晶体管M21的栅极。注意的是，按从时序控制信号/MUXBST的 输入节点到PMOS晶体管M21的栅极的次序连接反相器41、 42、 43、 44。 PMOS晶体管M21的源极被提供有高于电源电压Vii的电源电压 Vpp，且其漏极连接到控制信号MUX1的输出节点。存储块选通信号BSEL2经过反相器45、 46提供到NMOS晶体管M22 的栅极。NMOS晶体管M22的源极连接到参考电势Vss，且其漏极连接到 控制信号MUX1的输出节点。此外，存储块选通信号BSEL2被提供到PMOS晶体管M23的栅极和 NMOS晶体管M24的栅极，而且还经过反相器45提供到NMOS晶体管 M25的栅极。PMOS晶体管M23的源极和NMOS晶体管M25的源极被连 接到反相器42的输出与反相器43的输入的连接点。PMOS晶体管M23的 漏极与NMOS晶体管M24的漏极相连接，而NMOS晶体管M24的源极连 接到参考电势Vss。PMOS晶体管M23的漏极与NMOS晶体管M24的漏极的连接点以及
NMOS晶体管M25的漏极连接到NAND电路(与非电路)47的一个输入 端，并且还经过反相器48连接到NOR电路(或非电路)49的一个输入 端。存储块选通信号BSEL1和时序控制信号TSAE被输入到NAND电路 50。 NAND电路50的输出经过电平转换电路51和反相器52被提供到 NAND电路47的另一个输入端和NOR电路49的另一个输入端。这里， 电平转换电路51使得输出"H"信号的电势为电源电压Vpp，且输入电平 转换电路51的信号通过内部信号传送路径逻辑上反相并输出。NAND电路47的输出被提供到PMOS晶体管M26的栅极。PMOS晶 体管M26的源极被提供有低于电源电压Vpp的电源电压Voo，且其漏极 连接到控制信号MUX1的输出节点。另外，NOR电路49的输出被提供到NMOS晶体管M27的栅极。 NMOS晶体管M27的源极通过二极管连接的NMOS晶体管M28连接到参 考电势Vss，且其漏极连接到控制信号MUX1的输出节点。通过构造如上所述的MUX控制电路34，仅当时序控制信号 /MUXBST为"L"时，PMOS晶体管M21变为导通状态；仅当存储块选 通信号BSEL1为"H"时，NMOS晶体管M22变为导通状态。此外，当 存储块选通信号BSEL1和时序控制信号TSAE中的至少一个为"L"，并 且存储块选通信号BSEL2为"L"，并且时序控制信号/MUXBST为"H" 时，PMOS晶体管M26变为导通状态。另外，当存储块选通信号BSEL1 和时序控制信号TSAE、 /MUXBST为"H"，且存储块选通信号BSEL2 为"L"时，NMOS晶体管M27变为导通状态。因此，当第一存储块和第二存储块两者都未被选通时，存储块选通信 号BSEL1、 BSEL2均为"L"，且时序控制信号/MUXBST为"H"时因而 晶体管M26变为导通状态且晶体管M21、 M22、 M27变为截止状态。因 此，控制信号MUX1变为"H"(电压Voo)。另外，当第一存储块被选通时，存储块选通信号BSEL1变为"H"， 且存储块选通信号BSEL2变为"L"。在这种情况下，例如，在数据读操作中，由于在灵敏放大器中的限制
操作启动之前，时序控制信号TSAE为"L"且时序控制信号/MUXBST为 "H"，所以晶体管M26变为导通状态且晶体管M21、 M22、 M27变为截 止状态。因此，控制信号MUX1变为"H"(电压Voo)。然后，当时序控制信号TSAE在启动限制操作的时刻由"L"改变为 "H"时，晶体管M27变为导通状态，且晶体管M21、 M22、 M26变为截 止状态。因此，控制信号MUX1变为"L"。接着，当时序控制信号/MUXBST由"H"改变为"L"时，晶体管 M21变为导通状态，且晶体管M22、 M26、 M27变为截止状态。因此，控 制信号MUX1变为"H"(电压Vpp)。图5是示出时序调节电路的构造的电路图。在图5中，输入的信号psaez是与灵敏放大器激活信号相对应的信 号，且与灵敏放大器激活信号同一时刻被激活。信号psaez经过串联连接 的反相器61、 62提供到NAND电路63的一个输入，并且提供到PMOS 晶体管M31的栅极和NMOS晶体管M32的栅极。PMOS晶体管M31的源极被提供有电源电压Vii，并且其漏极连接到 NMOS晶体管M32的漏极。NMOS晶体管M32的源极连接到NMOS晶体 管M33的漏极。NMOS晶体管M33的源极连接到参考电势Vss，且其栅 极被提供有具有预定电势的信号Vref，从而用作恒流源。PMOS晶体管M31的漏极和NMOS晶体管M32的漏极的连接点经过 反相器64连接到NAND电路63的另一输入。NAND电路63的输出端经 过反相器65连接到时序控制信号TSAE的输出节点。换言之，NAND电 路63的输出被反相并被作为时序控制信号TSAE输出。这里，由NMOS晶体管构造成的电容Cl、 C2通过由一对NMOS晶 体管和PMOS晶体管构成的传输门66、 67连接到反相器64的输入节点。 这里，电容Cl、 C2的电容值可以相同，但是优选不相同，以增大延迟量 的变化，这将在后面描述。传输门66、 67由可编程元件68、 69输出的修调信号trim0、 triml控 制。可编程元件68、 69中的每个都由熔丝电路或类似物构成。当使用熔 丝电路时，可以通过选通和切断熔丝等来控制修调信号trimO、 triml。
对于如上所述构成的时序调节电路，通过将具有预定电势的信号Vref 提供到NMOS晶体管M33的栅极而将NMOS晶体管M33用作恒流源，并 且，传输门66、 67的导通/截止由根据设置而输出的微调信号trim0、 triml 控制，从而增大/减小反相器64的输入节点处的电容。利用采用这种恒流 源的延迟电路，可以相对于信号psaez的变化来控制到时序控制信号 TSAE变化之前的延迟量，从而使得能够调节灵敏放大器中启动限制操作 的时序。接下来，将描述根据这个实施例的半导体存储器器件的操作。下面， 只说明根据这个实施例的半导体存储器器件中的读操作。图6是示出这个实施例中半导体存储器器件的操作波形的曲线图。在 图6中，作为示例，示出了根据第一存储块的读操作中的限制型灵敏放大 器操作的操作波形。首先，在启动第一存储块的读操作(数据读出操作)(例如，Tl时 刻)之前，存储块选通信号BSEL1、 BSEL2，以及时序控制信号TSAE为 "L"，且时序控制信号/MUXBST为"H"，因而控制信号MUX1维持在 "H"(电压Voo)。存储单元阵列中的字线WL为非选通状态，且灵敏 放大器激活信号LEZ为未激活状态。因此，灵敏放大器中的位线BLO、 /BLO和在存储单元一侧的位线BL1、 /BL1相连接，并被预充电/补偿电路 预充电和补偿到预定电势。注意的是，未示出的控制信号MUX2也维持在 "H"(电压Voo)。然后，当第一存储块的读操作启动时，由于存储块选通信号BSEL1变 为"H" (T2时刻)，则选中字线WL中的一条，且相关存储单元中存储 的数据被输出到位线。此时，由于存储块选通信号BSEL1和时序控制信号 /MUXBST为"H"，且存储块选通信号BSEL2为"L"，所以控制信号 MUX1维持在"H"(电压Voo)。因此，连接灵敏放大器中的位线 BLO、 /BL0和在存储单元一侧的位线BL1、 /BL1的门电路中的传输门为导 通状态，且灵敏放大器中的位线BLO、 /BLO和在存储单元一侧的位线 BL1、 /BL1相连接。
段中控制信号MUX2转换到"L"(电压Vss)且维持为"L"。因此，连 接灵敏放大器中的位线BL0、 /BL0和在存储单元一侧的位线BL2、 /BL2 的门电路中的传输门转换到截止状态，且灵敏放大器中的位线BLO、 /BLO 和在存储单元一侧的位线BL1、 /BL1断开。此后，当灵敏放大器激活信号LEZ转换到"H"以激活灵敏放大器时(T3时刻)，与灵敏放大器激活信号LEZ相对应的信号psaez也被激活。 因此，时序控制信号TSAE被时序调节电路36延迟了一个延迟量之后转 换到"H"，该延迟量由修调信号trim0、 triml根据设置来调节。由于时 序控制信号TSAE从"L"变为"H"，所以控制信号MUX1转换为"L"。换言之，当在灵敏放大器激活信号LEZ转换到"H"之后(根据 将添加到图5所示的反相器64的输入节点的电容)设定的延迟量过去时(图6示出了延迟量为0、 Dl、 D2的情况)，控制信号MUX1转换为因此，连接灵敏放大器中的位线BLO、 /BLO和在存储单元一侧的位线 BL1、 /BL1的门电路中的传输门转换到截止状态，且灵敏放大器中的位线 BLO、 /BL0和在存储单元一侧的位线BL1、 /BL1断开。因此，只执行了灵 敏放大器中的位线BLO、 /BLO的放大。然后，在灵敏放大器中的位线BLO、 /BLO的放大完成之后，时序控制 信号/MUXBST转换为"L"以便将控制信号MUX1再次转换为"H"(电 压Vpp)，从而连接灵敏放大器中的位线BLO、 /BLO和在存储单元一侧的 位线BL1、 /BL1 (T4时刻)。这样，灵敏放大器中的位线BLO、 /BLO中 的放大结果被传送到在存储单元一侧的位线BL1、 /BL1，从而恢复存储单 元中的存储节点STN。随后，字线转换到非选通状态(T5时刻)，操作完成。此时，存储块 选通信号BSEL1、 BSEL2、以及时序控制信号TSAE转换为"L"，且时 序控制信号/MUXBST转换到"H"，因此，控制信号MUX1、 MUX2都 转换为"H"(电压Voo)。图7是示出这个实施例中在半导体存储器器件上的测试流程的示例的图。 器件的测试过程中使用通过时序调节电路36的 延迟调节来执行时序变化测试时，使用测试仪器来进入测试模式，以将与 读操作中的限制操作相关的时序改变成与通常使用的时序不同的时序(Sll)。时序的这种变化通过如上所述的修调信号trim0、 triml来实现。 具体地说，在时序测试中，可以设定可编程元件68、 69以输出与将被改 变成的期望的时序相一致的修调信号trim0、 triml。此外，对测试模式的 进入可通过外部指令CMD执行，或者可以在半导体存储器器件中设置和 使用用于转换到测试模式的模式端子等。在改变了与限制操作相关的时序之后，在半导体存储器器件中执行实 际的读操作(S12)。然后，基于读取的结果，测试仪器判断改变后的时 序通过/失败(S13)。当判断结果为"通过"时，测试完成，而当判断结 果为"失败"时，则给出冗余来救济(relieve)这个灵敏放大器(S14)。如上所述，根据这个实施例，通过设置时序调节电路36，以使得能够 调节限制型灵敏放大器操作中的限制操作的时序，该限制操作的时序可被 设定为在评估/测试中使缺陷尽早出现的恶劣时序。因此，除了明显有缺陷 的产品之外，在评估/测试中还可以检测可能有缺陷的产品，从而能够防止 这些质量次的产品出厂。此外，可以将限制操作的时序调节成考虑了制造 的易变性等的最优时序，从而提高其良率。注意的是，图5中所示的时序调节电路36的构造是一个示例，本发 明并不局限于此。例如，时序调节电路36可以利用采用图8和图9中所示 的CR (电容器-电阻器)元件的延迟电路来构造。图8是示出时序调节电路的另一构造的电路图。在图8中，输入的信号psaez与图5中所示的信号psaez相同，且该信 号经过串联的反相器70、 71被提供给NAND电路72的一个输入端。而 且，该信号psaez经过串联连接的反相器70、 71提供到NAND电路73、 74、 75、 76的一个输入端。译码信号dec3、 dec2、 decl、 dec0分别被提供 到NAND电路73、 74、 75、 76的另一输入端。NAND电路77的一个输入端被提供有电源电压Vii，且其另一输入端 被提供有NAND电路73的输出。NAND电路77的输出经过反相器78和 电阻器R3提供到NAND电路79的一个输入端。NAND电路79的另一输 入端被提供有NAND电路74的输出，且其输出经过反相器80和电阻器 R2被提供到NAND电路81的一个输入端。相似地，NAND电路81的另一输入端被提供有NAND电路75的输 出，且其输出经过反相器82和电阻器Rl被提供到NAND电路83的一个 输入端。NAND电路83的另一输入端被提供有NAND电路76的输出，且 其输出经过反相器84、电阻器R0、和反相器85被提供到NAND电路72 的另一输入端。NAND电路72的输出端经过反相器86被连接到时序控制 信号TSAE的输出节点。换言之，NAND电路72的输出被反相并且作为 时序控制信号TSAE输出。这里，由NMOS晶体管构成的电容C13、 C12、 Cll、 C10分别被连 接到上述NAND电路79、 81、 83的一个输入端和反相器电路85的输入^山顿。另外，译码信号dec3、 dec2、 decl、 dec0由图9中所示的译码信号发 生电路产生。由可编程元件87、 88输出的修调信号trim0、 triml的各个反相信号被 输入到NAND电路89，且NAND电路89的输出经过反相器输出作为译码 信号dec0。与修调信号trim0极性相同的信号和修调信号triml的反相信号 被输入到NAND电路90，且NAND电路90的输出经过反相器输出作为译 码信号decl 。此外，修调信号trim0的反相信号和与修调信号triml极性相 同的信号被输入到NAND电路91 ，且NAND电路91的输出经过反相器输 出作为译码信号dec2。相似地，与修调信号trim0、 triml极性相同的信号 被输入到NAND电路92，且NAND电路92的输出经过反相器输出作为译 码信号dec3。具体地说，图9中所示的译码信号发生电路对由可编程元件87、 88 输出的修调信号trim0、 triml译码并且将译码信号dec3、 dec2、 decl、 decO之一转换为"H"。这里，可编程元件87、 88都由熔丝电路或类似物 构成。当采用熔丝电路时，可以通过选通和切断熔丝等来控制修调信号 trim0、 triml。
通过构造图8和图9中所示的时序调节电路36，同样可以获得与上述 实施例的相似的效果。在图8中所示的时序调节电路36中，当译码信号 dec3为"H"，换言之，修调信号trim0、 triml都为"H"时，限制操作的 启动时序变为最迟的，而译码信号dec0为"H"，换言之，修调信号 trim0、 triml都为"L"时，限制操作的启动时序则变为最早的。另外，在上述实施例中，以DRAM为例给出了说明，但是本发明并 不局限于此。本发明还可以应用于执行对存储单元写数据的恢复操作的半 导体存储器器件，所述数据是在读操作期间从所述存储单元读出的。根据本发明，通过设置时序调节电路以使得能够调节限制操作的时 序，该限制型操作的时序可被设定为恶劣时序或最优时序，因而可以通过 在评估/测试中促使缺陷尽早出现来检测可能有缺陷的产品，且可以提高其 良率。本实施例的所有方面都应被认为是说明性的而非限制性的，因此落入 权利要求的等同物的内涵和范围内的所有变化都包括在本发明中。在不脱 离本发明的精神或实质特征的情况下，可以以其他具体方式实施本发明。
权利要求
1.一种半导体存储器器件，包括存储单元阵列，该存储单元阵列具有多条位线、布置成与所述位线相交叉的多条字线、以及布置在所述位线和所述字线的各个交叉点处的多个存储单元；灵敏放大器，以可断开的方式连接到所述存储单元阵列的所述位线，所述灵敏放大器在从所述存储单元的数据读出操作期间执行限制操作，以断开所述存储单元阵列的位线并放大数据信号；以及时序调节电路，调节与所述灵敏放大器中的所述限制操作相关的时序。
2. 如权利要求1所述的半导体存储器器件，其中，在数据读出操作期间完成所述限制操作中信号的放大之后，所 述读出放大器重新连接到所述存储器单元阵列的位线。
3. 如权利要求1所述的半导体存储器器件，其中，所述时序调节电路调节用于启动所述限制操作的时序。
4. 如权利要求3所述的半导体存储器器件，其中，所述时序调节电路延迟与所述灵敏放大器的激活信号相对应的 控制信号并输出该控制信号，以指示用于启动所述限制操作的时序。
5. 如权利要求4所述的半导体存储器器件，其中，所述时序调节电路包括延迟所述控制信号的延迟电路，该延迟 电路利用恒流源。
6. 如权利要求4所述的半导体存储器器件，其中，所述时序调节电路包括延迟所述控制信号的延迟电路，该延迟 电路利用电容器-电阻器元件。
7. 如权利要求4所述的半导体存储器器件，其中，所述时序调节电路能够根据设定值改变与所述控制信号相关的 延迟量。
8. —种半导体存储器器件，包括 存储单元阵列，该存储单元阵列具有多条位线、布置成与所述位线相 交叉的多条字线、以及布置在所述位线和所述字线的各个交叉点处的多个 存储单元；灵敏放大器，该灵敏放大器在从所述存储单元的数据读出操作期间执行限制操作，以断开所述存储单元阵列的位线并放大数据信号；时序调节电路，调节与所述灵敏放大器中的所述限制操作相关的时序；开关电路，该开关电路连接所述存储单元阵列的位线和所述灵敏放大 器的位线；以及开关控制电路，该开关控制电路基于来自所述时序调节电路的时序控 制信号控制所述开关电路的断开/闭合。
9. 如权利要求8所述的半导体存储器器件，其中，所述时序调节电路调节用于启动所述限制操作的时序。
10. 如权利要求9所述的半导体存储器器件，其中，所述时序调节电路通过延迟电路延迟与所述灵敏放大器的激活 信号相对应的控制信号并输出该控制信号，用作时序控制信号。
11. 如权利要求IO所述的半导体存储器器件， 其中，所述延迟电路是利用恒流源的延迟电路。
12. 如权利要求IO所述的半导体存储器器件，其中，所述延迟电路是利用电容器-电阻器元件的延迟电路。
13. 如权利要求8所述的半导体存储器器件，其中，所述时序调节电路利用可编程元件来调节与所述限制操作相关 的时序。
14. 如权利要求9所述的半导体存储器器件，其中，所述时序调节电路具有熔丝电路，并根据在所述熔丝电路中的 熔丝是否切断来改变用于启动所述限制操作的时序。
15. 如权利要求8所述的半导体存储器器件，其中，可以在测试环境下执行通过所述时序调节电路的对与所述限制 操作相关的时序的调节，在所述测试环境下所述半导体存储器器件不同于 正常操作状态。
16. —种控制半导体存储器器件中的时序的方法，所述半导体存储器 器件具有灵敏放大器和时序调节电路，所述灵敏放大器以可断开的方式连 接到具有多个存储单元的存储单元阵列的位线，所述灵敏放大器在从所述 存储单元的数据读出操作期间执行限制操作以断开所述存储单元阵列的位 线并放大的数据信号，所述时序调节电路调节与所述限制操作相关的时 序，当在所述半导体存储器件上执行测试时，所述方法包括时序改变步骤， 该步骤将与所述限制操作相关的时序改变成与正常使 用的时序不同的时序；以及判断步骤，该步骤以在所述时序改变步骤中改变了的时序执行数据读 出操作，并基于读出结果执行对所述灵敏放大器的有缺陷/无缺陷的判断。
17. 如权利要求16所述的控制时序的方法，进一步包括 冗余救济步骤，该步骤对在所述判断步骤中判断为有缺陷的灵敏放大器给出冗余。
全文摘要
在半导体存储器器件中，除了以可断开的方式连接到存储单元阵列的位线的灵敏放大器之外，还设置了时序调节电路，所述存储单元阵列具有多个存储单元，所述灵敏放大器执行限制操作，以在从所述存储单元的数据读出操作期间断开所述存储单元阵列的位线并放大数据信号，所述时序调节电路调节与所述灵敏放大器中的所述限制操作相关的时序，使得能够调节所述限制操作的时序并设置所述限制操作的时序。
文档编号G11C11/4091GK101154441SQ20071014804
公开日2008年4月2日 申请日期2007年9月3日 优先权日2006年9月25日
发明者中村俊和, 小林广之 申请人:富士通株式会社