半导体存储器件及其操作方法

专利名称：半导体存储器件及其操作方法
技术领域：
本发明涉及一种半导体存储器件，且更具体而言，涉及一种用于接收 及传送半导体存储器件的时钟信号及命*号的电路。
背景技术：
半导体存储器件用以储存包括多个半导体器件的系统中的数据。当数 据处理器件例如中央处理单元(CPU)需要数据时，半导体存储器件输出与 自数据处理器件输入的地址相对应的数据或将自数据处理器件接收的数 据储存至对应于该地址的存储单元中。随着系统的操作速度增加且半导体集成技术的iu艮，半导*储器件需要以高速执行数据存取操作。为了以高速执行数据存取操作，已开发了 同步存储器件，以便与系统时钟同步地执行数据存取操作。为了提高同步存储器件的操作i!JL,已开发了双数据速率(DDR)同步 存储器件，以便与系统时钟的上升沿及下降沿两者同步地执行数据存取操 作。由于DDR同步存储器件应与系统时钟的上升沿及下降沿两者同步地 输入或输出数据，所以DDR同步存储器件应在系统时钟的一个周期内处 理两个数据。亦即，DDR同步存储器件应在系统时钟的每个上升沿及每 个下降沿输出数据或储存数据。通常，DDR同步存储器件响应于基准信号来接M传送系统时钟及反相系统时钟至其内部电路。此时，以相同占空比接收系统时钟;sji相系统时钟为极重要的，因为DDR同步存储器件与系统时钟的上升沿及下降 沿同步地执行其操作。图l是图示输入至半导体存储器件的系统时钟信号失真的示意图。 通常，在制造后，半导体存储器件被设置在一模块处，且多个模块形成一组。参考图1，第一至第九半导体存储器件Dl至D9形成一模块， 且用于对每个半导体存储器件的输V输出阻抗进行调节的第一及第二终 端电阻器Rl及R2设置于第一至第九半导体存储器件Dl至D9的一侧， 且第二至第十一传输线TL1至TL10设置于第一至第九半导体存储器件 Dl至D9之间。通过第一传输线TL0输入的数据信号经由第二至第十一传输线TL1至tlio而传送至每个半导体存储器件。系统时钟信号;s^^相系统时钟信号也经由第二至第十一传输线TL1至TL10而传送至每个半导体存储器 件。此时，由于第一至第九半导体存储器件D1至D9的位置之间的差异， 耦接至每个半导体存储器件的传输线的长度彼此不同。此外，用于将系统 时钟信号及反相系统时钟信号传送至每个半导体存储器件的传输线也不 相同。因此，传送至每个半导体存储器件的系统时钟信号的延迟量彼此不 同，且传送至每个半导体存储器件的系统时钟信号及反相系统时钟信号的 延迟量彼此不同，这是因为每个传输线的阻抗与每个半导*储器件的输 入阻抗不匹配。如上所述，由于输入至一个半导体存储器件的系统时钟信号与反相系 统时钟信，的输入时序之间的差异，用于响应于基，信号VREF而^收为了供参考，基准信号VREF保持系统时钟信号及反相系统时钟信 号转变的区域的一半电压电平。理想地是基准信号VREF的电压电平与 系统时钟信号及反相系统时钟信号相交的电压电平基本上相同。然而，基准信号VREF的电压电平与系统时钟信号及反相系统时钟信号相交的电压电平不相同，因为根据该半导体存储器件的位置，传送至 一个半导体存储器件的系统时钟信号的延迟量与反相系统时钟信号的延迟量不同。在基准信号VREF与系统时钟信号及反相系统时钟信号的相交的电压差超过容许范围的情况下，半导体存储器件难以接收系统时钟信号。即
使半导体存储器件接收到系统时钟信号，半导体存储器件的可操作时序容 限也减小。发明内容本发明的实施例针对提供一种半导体存储器件及用于操作所述半导 体器件的方法，该半导体存储器件包括用于将系统时钟信号与反相系统时 钟信号相交的电压电平调节成与基准信号的电压电平基本上相同的电路。此外，本发明的实施例针对提供一种模块及用于操作所述模块的方 法，该模块包括多个半导体存储器件，其用于校正输入至每个半导体存储 器件的系统时钟信号与反相系统时钟信号的输入时序之间的失配。才艮据本发明的第一方面，提供了一种半导体存储器件，该半导M储器件包括第一时钟输入单元，其用于基于系统时钟信号与反相系统时钟 信号的相交来产生第一时钟信号；第二输入单元，其用于基于系统时钟信 号与基准信号的相交来产生第二时钟信号；第三输入单元，其用于基于反 相系统时钟信号与基准信号的相交来产生第三时钟信号；延迟单元，其用 于通过响应于延迟控制信号而延迟第一时钟信号来产生延迟时钟信号；以 及时钟延迟控制单元，其用于响应于第二时钟信号与延迟时钟信号之间的 相位差或第三时钟信号与延迟时钟信号之间的相位差来产生延迟控制信 号。根据本发明的第二方面，提供了一种用于驱动半导体存储器件的方 法，该方法包括基于系统时钟信号与反相系统时钟信号的相交来产生第 一时钟信号；基于系统时钟信号与基准信号的相交来产生第二时钟信号； 基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；通过将第 一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及响应于第二时钟 信号与延迟时钟信号之间的相位差或第三时钟信号与延迟时钟信号之间 的相位差来控制所述预定延迟量。根据本发明的第三方面，提供了一种半导体存储器件，该半导M储 器件包括第一时钟输入单元，其用于基于系统时钟信号与反相系统时钟 信号的相交来产生第一时钟信号；第二时钟输入单元，其用于基于系统时 钟信号与基准信号的相交来产生第二时钟信号；第三时钟输入单元，其用 于基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；命4Ht 号输入单元，其用于接收命4Ht号^^准信号以输出第一内部命^Ht号；
时钟延迟控制单元，其用于响应于第一时钟信号与第二时钟信号之间的相位差或第一时钟信号与第三时钟信号之间的相位差来产生延迟控制信号； 命令延迟单元，其用于通过响应于延迟控制信号而延迟第一内部命^Ht号 来产生第二内部命令信号；以及锁存单元，其用于响应于第一时钟信号来 锁存第二内部命4^T号。根据本发明的第四方面，提供了一种用于驱动半导体存储器件的方 法，该方法包括基于系统时钟信号与反相系统时钟信号的相交来产生第 一时钟信号；基于系统时钟信号与基准信号的相交来产生第二时钟信号； 基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；基于接收 到命^Hf号及基准信号来产生第一内部命^Ht号；响应于第一时钟信号与 第二时钟信号之间的相位差或第一时钟信号与第三时钟信号之间的相位差来产生延迟控制信号；通过响应于延迟控制信号而延迟第一内部命^HT 号来产生第二内部命4^ft号；以及响应于第一时钟信号来锁存第二内部命 *号。根据本发明的第五方面，提供了一种存储器模块，所述存储器模块包 括多个第一传输线，其用于传送系统时钟信号及反相系统时钟信号；第一存储器件，其包括第一时钟输入电路，该第一时钟输入电路用于校正在 经由第 一传输线传送系统时钟信号及反相系统时钟信号时发生的延迟失配；多个第二传输线，其用于对被传送至第一传输线的系统时钟信号;5L^ 相系统时钟信号进行传送；及第二存储器件，其包括第二时钟输入电路， 该第二时钟输入电路用于校正在经由第 一传输线及第二传输线传送系统 时钟信号及反相系统时钟信号时发生的延迟失配。根据本发明的第六方面，提供了一种用于驱动存储器模块的方法，该 存储器模块包括第一存储器件，其用于接收经由第一传输线传送的系统 时钟信号及反相系统时钟信号；及第二存储器件，其用于接收经由第一传 输线及第二传输线传送的系统时钟信号及反相系统时钟信号，该方法包 括第一步骤响应于在经由第一传输线传送系统时钟信号及反相系统时 钟信号时发生的延迟失配，来延迟输入至第一存储器件的系统时钟信号及 反相系统时钟信号；及第二步骤响应于在经由第一传输线及第二传输线 传送系统时钟信号及反相系统时钟信号时发生的延迟失配，来延迟输入至 第二存储器件的系统时钟信号及反相系统时钟信号。


图l是图示输入至半导体存储器件的系统时钟信号失真的示意图；图2是根据本发明的第一实施例的半导M储器件的框图；图3A及图3B是描绘图2中所示的半导体存储器件的操作的时序图;图4A及图4B是图2中所示的第一相位比较器的实例的示意电路图;图5是图2中所示的延迟^SJ4迟控制器的示意电路图；图6是图2中所示的信号选择单元的示意电路图；及图7是根据本发明的第二实施例的半导体存储器件的框图。
具体实施方式
本发明的一个实施例针对一种半导体存储器件，该半导体存储器件包 括用于将系统时钟信号与反相系统时钟信号相交的电压电平调节成与基 准信号的电压电平基本上相同的电路。在下文中，将参考附图来详细描述根据本发明的半导体存储器件。图2是根据本发明的第一实施例的半导体存储器件的框图。如图2中所示，根据本发明的第一实施例的半导体存储器件包括第一 至第三时钟输入单元110至130、延迟链140、延迟控制器150、第一及 第二相位比较器160及170以及信号选择单元180。第 一时钟输入单元110接收系统时钟信号CLK及反相系统时钟信号 CLKB以输出第一时钟信号CLK0。第二时钟输入单元120接收系统时钟 信号CLK及基准信号VREF以输出第二时钟信号CLKR。第三时钟输入 单元130接》!^^相系统时钟信号CLKB U准信号VREF以输出第三时 钟信号CLKF。延迟链140将第一时钟信号CLK0延迟以产生延迟的时钟信号 CLKD。延迟控制器150响应于延迟控制信号DCTRL来控制延迟链140 的延迟量。第一相位比较器160比较第二时钟信号CLKR的相位与延迟 的时钟信号CLKD的相位以根据比较结果来输出上信号(up signal )DUP。 第二相位比较器170比较第三时钟信号CLKF的相位与延迟的时钟信号 CLKD的相位以根据比较结果来输出下信号(down signal) DDN。信号 选择单元180通过响应于选择信号R/F而选择上信号DUP及下信号DDN 之一来输出延迟控制信号DCTRL。
图3A及图3B为描绘图2中所示的半导体存储器件的操作的时序图。具体地，在图3A的情况下，基准信号VREF保持系统时钟信号CLK 转变的区域的电压电平的一半，但系统时钟信号CLK与反相系统时钟信 号CLKB相交的电压电平与基准信号VREF的电压电平不相同，因为系 统时钟信号CLK的延迟量与反相系统时钟信号CLKB的延迟量不同。在 图3B的情况下，基准信号VREF不保持系统时钟信号CLK转变的区域 的电压电平的一半。假定在系统时钟信号CLK与反相系统时钟信号CLKB相交的电压电 平与基准电压VREF的电压电平不相同时，第一时钟信号CLK0作为操 作时钟信号被传送至半导体存储器件。在该种情况下，半导体存储器件通 过与第一时钟信号CLKO同步地接收数据、地址及命令来执行内部操作， 且因此，半导体存储器件的操作容限可比预设操作容限更狭窄，以致于在 操作期间发生误差。因此，根据本发明的第 一 实施例的半导体存储器件包括第二及第三时 钟输入单元120及130、延迟链140、延迟控制器150、第一及第二相位 比较器160及170，及信号选择单元180以及第一时钟输入单元110，以 便使在系统时钟信号CLK与《j目系统时钟信号CLKB相交处的信号与基 准信号VREF之间的误差减到最小。在下文中，参考图3A及图3B，详细解释半导体存储器件的操作。在本文中，图3A中所示的误差值，，VIX，，表示基准信号VREF与在系 统时钟信号CLK与反相系统时钟信号CLKB相交处的信号之间的电压电 平差。当多个半导体存储器件被设置在一模块处时，误差值，，VIX"根据每个 半导体存储器件被设置的位置而变化。这是因为在系统时钟信号CLK及反相系统时钟信号CLKB被传送至每个半导体存储器件时，传输线的阻 抗值彼此不同。即使传送至每个半导体存储器件的系统时钟信号CLK的 延迟量与反相系统时钟信号CLKB的延迟量相同，在将信号输入至半导 体存储器件时仍会引起误差"VIX"。此时，第一时钟CLKO及延迟时钟信 号CLKD在不同于理想时序的任意时序下转变。因此，在本发明中，设置于一模块处的每个半导体存储器件包括用于 校正误差值，，VIX"的电路。亦即，当传送至每个半导体存储器件的系统时 钟信号CLK的延迟量与>^相系统时钟信号CLKB的延迟量不同且因此在其相交处的信号与基准信号VREF不相同时，本发明调节系统时钟信号 CLK的延迟量、反相系统时钟信号CLKB的延迟量或者系统时钟信号 CLK及反相系统时钟信号CLKB的延迟量两者。结果，系统时钟信号 CLK与反相系统时钟信号CLKB相交的电压电平可与基准信号VREF的 电压电平基本上相同。为此，第一时钟输入单元110输出响应于在系统时钟信号CLK与反 相系统时钟信号CLKB相交处的信号而转变的第一时钟信号CLK0。第 二时钟输入单元120输出响应于在系统时钟信号CLK与基准信号VREF 相交处的信号而转变的第二时钟信号CLKR。第三时钟输入单元130输 出响应于在反相系统时钟信号CLKB与基准信号VREF相交处的信号而 转变的第三时钟信号CLKF。第一相位比较器160比较第二时钟信号CLKR的相位与延迟的时钟 信号CLKD的相位。当第二时钟信号CLKR领先于延迟时钟信号CLKD 时，第一相位比较器160输出具有逻辑高电平的上信号DUP。第二相位 比较器170比较第三时钟信号CLKF的相位与延迟的时钟信号CLKD的 相位。当第三时钟信号CLKF领先于延迟的时钟信号CLKD时，第二相 位比较器170输出具有逻辑高电平的下信号DDN。信号选择单元180响应于选#^信号R/F而选择上信号DUP及下信号 DDN之一，以将延迟控制信号DCTRL输出至延迟控制器150。详细地， 当需要比较系统时钟信号CLK的转变时序时，信号选择单元180输出上 信号DUP，同时延迟控制信号DCTRL响应于选#^信号R/F而被去激励 至逻辑低电平。当需要比较反相系统时钟信号CLKB的转变时序时，信 号选捧单元180输出下信号DDN，同时延迟控制信号DCTRL响应于选 择信号R/F而被激励至逻辑高电平。延迟控制器150响应于延迟控制信号DCTRL来控制延迟链140的延 迟量。详细地，延迟控制器150在延迟控制信号DCTRL以逻辑高电平输 入时增加延迟量，且在延迟控制信号DCTRL以逻辑低电平输入时减少延 迟量。因此，延迟链140通过延迟第一时钟信号CLKO来输出延迟的时 钟信号CLKD。最后，在第二时钟CLKR的相位与延迟的时钟信号CLKD的相位相 同或第三时钟信号CLKF的相位与延迟时钟信号CLKD的相位相同的情 况下，信号选择单元180不输出延迟控制信号DCTRL。因此，延迟控制 器150不控制延迟链140的延迟量。此时，延迟时钟信号CLKD用作半 导*储器件的操作时钟信号以用于锁存数据、地址及命令。图4A及图4B是图2中所示的第一相位比较器160的实例的示意电 路图。为了供参考，第二相位比较器170具有与第一相位比较器160的结构 基本上相同的结构。如图4A及图4B中所示，第一相位比较器160包括一个或多个触发 器(flip-flop)以用于接收一个输入信号(亦即，延迟时钟信号CLKD)作 为其输入并且接收另一输入信号(亦即，第二时钟信号CLKR)作为其时钟 信号。图5是图2中所示的延迟链140;5U^迟控制器150的示意电路图。如图5中所示，延迟链140包括串联连接的多个单位延迟(unit delay) 140A，以使得第一时钟信号CLKO通过对应于自延迟控制器150输出的 多个控制信号相对应的若干个单位延迟。延迟控制器150包括信号组合单元150A及移位寄存器150B。信号 组合单元150A接收第一时钟信号CLKO及延迟控制信号DCTRL,以输 出第一及第二移位信号UP及DN。移位寄存器150B响应于第一及第二 移位信号UP及DN将控制信号移位至左侧或右侧并且输出控制信号。图6是图2中所示的信号选择单元180的示意电路图。如所示，信号选择单元180包括第一传输门Tl及第二传输门T2。第 一传输门Tl及第二传输门T2选择上信号DUP及下信号DDN之一，并 且响应于选择信号R/F来输出所选择的一个作为延迟控制信号DCTRL。图7是根据本发明的第二实施例的半导体存储器件的框图。如所示，根据本发明的第二实施例的半导体存储器件包括第 一至第三 时钟输入单元210至230、命令信号输入单元240、第一至第三延迟链250A 至250C,第一至第三延迟控制器260A至260C、第一相位比较器270A 及第二相位比较器270B、信号选择单元280及锁存单元2卯。第一时钟输入单元210接收系统时钟信号CLK及反相系统时钟信号 CLKB以输出第一时钟信号CLKO。第二时钟输入单元220接收系统时钟 信号CLK及基准信号VREF以输出第二时钟信号CLKR。第三时钟输入 单元230接收反相系统时钟信号CLKB及基准信号VREF以输出第三时 钟信号CLKF。命令信号输入单元240接收命令信号CMD及基准信号 VREF以输出第一内部命4^fl"号CLKC。第 一延迟链250A延迟第二时钟信号CLKR，第二延迟链250B延迟 第三时钟信号CLKF ，且第三延迟链250C延迟第 一 内部命令信号CLKC 。 第一至第三延迟控制器260A至260C中的每个响应于延迟控制信号 DCTRL来控制第一至第三延迟链250A至250C中对应的一个的延迟量。 第一至第三延迟链250A至250C及第一至第三延迟控制器260A至260C 的每个具有与图5中所示的延迟^ 迟控制器的结构基本上相同的结 构《第一相位比较器270A比较第一时钟信号CLK0的相位与第一延迟链 250A的输出信号的相位，以才艮据比较结果来输出上信号DUP。第二相位 比较器270B比较第一时钟信号CLKO的相位与第二延迟链250B的输出 信号的相位，以根据比较结果来输出下信号DDN。信号选择单元280通 过响应于选4fr信号R/F选择上信号DUP及下信号DDN之一来输出延迟 控制信号DCTRL。锁存单元290响应于第一时钟信号CLKO来锁存第三 延迟链250C的输出信号，以输出内部命4^ft号ICMD。如上所述，根据本发明的第二实施例的半导体存储器件比较输入至半 导体存储器件的系统时钟信号CLK的相位与反相系统时钟信号CLKB的 相位，从而控制命令信号CMD的延迟量，而非系统时钟信号的延迟量。 为此，该半导体存储器件进一步包括命令信号输入单元240、第三延迟链 250C 、第三延迟控制器260C及锁存单元2卯。此外，半导体存储器件监测系统时钟信号CLK和反相系统时钟信号 CLKB的相交与基准信号VREF之间的电压差，且响应于监测结果将延 迟控制信号DCTRL输出至第三延迟控制器260C。第三延迟控制器260C 响应于延迟控制信号DCTRL来控制第一内部命^Hf号CLKC的延迟量。 锁存单元290响应于第一时钟信号CLKO来锁存第三延迟链250C的输出 信号。在本文中，由于输入至锁存单元2卯的信号是响应于系统时钟信号 CLK和反相系统时钟信号CLKB的相交与基准信号VREF之间的电压差 的延迟信号，所以锁存单元2卯响应于自第一时钟输入单元210输出的第 一时钟信号CLKO来在适当时序下锁存输入信号。因此，根据本发明的第二实施例的半导体存储器件不延迟系统时钟信 号，而是响应于输入至半导体存储器件的系统时钟信号CLK ;sji相系统 时钟信号CLKB的延迟量来延迟命令信号。结果，有可能在适当时序下 锁存数据、地址及命令。 如上所述，根据本发明的半导^储器件可在输入至半导M储器件 的系统时钟的适当时序下锁存数据、地址及命令，而与半导体存储器件定 位于模块中的位置无关。因此，半导体存储器件可使设置最优并且保持数 据、地址及命令的时间容限。此外，根据本发明的存储器模块具有能够在系统时钟的适当时序下接收输入信号(诸如数据、地址及命4^)的多个半导体存储器件。因此，有可 能在存储器模块中可靠地储存及输出数据，从而提高使用存储器模块的系 统的性能。尽管已关于具体实施例描述了本发明，但对于本领域技术人员将明显 的是，在不背离如以下权利要求所限定的本发明的精神及范围的情况下， 可进行各种变化及修改。
主要元件符号说明110 第一时钟输入单元120 第二时钟输入单元130 第三时钟输入单元140 延迟链 140A单位延迟150 延迟控制器 150A信号组合单元 150B移位寄存器160 第一相位比较器170 第二相位比较器180 信号选择单元210 第一时钟输入单元220 第二时钟输入单元230 第三时钟输入单元240 命4^号输入单元 250A第一延迟链 250B第二延迟链 250C第三延迟链 260A第一延迟控制器 260B第二延迟控制器 260C第三延迟控制器 270A第一相位比较器 270B第二相位比较器280 信号选择单元290 锁存单元 CLK系统时钟信号
CXK0第一时钟信号CLKB反相系统时钟信号CLKC第一内部命^Ht号CLKD延迟时钟信号CLKF第三时钟信号CLKR第二时钟信号C励命核号Dl第一半导M储器件D2第二半导体存储器件D3第三半导*储器件D4第四半导M储器件D5第五半导体存储器件D6第六半导体存储器件D7第七半导体存储器件D8第八半导体存储器件D9第九半导*储器件DCTRL延迟控制信号DDN下信号DN第二移位信号DUP上信号ICMD内部命4^ft号R/F选择信号Rl第一终端电阻器R2第二终端电阻器Tl第一传输门T2第二传输门TL0第一传输线TL1 第二传输线 TL2第三传输线 TL3 第四传输线 TL4第五传输线 TL5 第六传输线 TL6第七传输线 TL7第八传输线 TL8第九传输线 TL9第十传输线 TL10第十一传输线 UP 第一移位信号 VREF基准信号
权利要求
1.一种半导体存储器件，其包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；第三输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而延迟所述第一时钟信号来产生延迟时钟信号；以及时钟延迟控制单元，其用于响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来产生所述延迟控制信号。
2. 如权利要求1所述的半导体存储器件，其中，所ii^迟单元包括 延迟链，其用于延迟所述第一时钟信号以产生所^迟时钟信号；以及延迟控制器，其用于响应于所i^迟控制信号来控制所^迟链的延 迟量。
3. 如权利要求2所述的半导体存储器件，其中，所i^迟链包括串联 连接的多个单位延迟，以使得所述第一时钟信号通过与自所i^迟控制器 输出的多个控制信号相对应的若干个单位延迟。
4. 如权利要求3所述的半导体存储器件，其中，所述延迟控制器包括信号组合单元，其用于基于所述第一时钟信号及所述延迟控制信号来 产生移位控制信号；以及移位寄存器，其用于响应于所述移位控制信号将所述多个控制信号移 位至左侧或右侧并输出所述移位的控制信号。
5. 如权利要求1所述的半导体存储器件，其中，所述时钟延迟控制单 元包括第一相位比较器，其用于比较所述第二时钟信号的相位与所i^迟时 钟信号的相位，以根据所述比较结果来输出上信号；第二相位比较器，其用于比较所述第三时钟信号的相位与所述延迟时 钟信号的相位，以根据所述比较结果来输出下信号；以及信号选择单元，其用于选择所述上信号及所述下信号之一，且响应于 选择信号来输出所选择的一个作为所^迟控制信号。
6. 如权利要求5所述的半导体存储器件，其中，所述第一相位比较器 及所述第二相位比较器中的每一个包括一或多个触发器。
7. 如权利要求5所述的半导体存储器件，其中，所述信号选择单元包括第一传输门，其用于响应于所iti^^信号的第一逻辑电平来将所述上 信号传送至所i^迟控制器；以及第二传输门，其用于响应于所iii^^信号的第二逻辑电平来将所述下 信号传送至所^X迟控制器。
8. —种用于驱动半导体存储器件的方法，其包括基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第 一时钟信号；基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时 钟信号；基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产 生第三时钟信号；通过将所述第一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述 第三时钟信号与所 _迟时钟信号之间的相位差来控制所述预定延迟量。
9. 如权利要求8的方法，其中，所述预定延迟量的控制包括 比较所述第二时钟信号的相位与所^JE4迟时钟信号的相位； 比较所述第三时钟信号的相位与所^迟时钟信号的相位；以及 根据所述比较结果来控制所述预定延迟量。
10. —种半导体存储器件，其包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二时钟输入单元，其用于基于在所述系统时钟信号与基准信号的相 交处的信号来产生第二时钟信号；第三时钟输入单元，其用于基于在所述反相系统时钟信号与所述基准 信号的相交处的信号来产生第三时钟信号；命令信号输入单元，其用于接收命令信号及所述基准信号，以输出第 一内部命^HT号；时钟延迟控制单元，其用于响应于所述第一时钟信号与所述第二时钟 信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位 差来产生延迟控制信号；命令延迟单元，其用于通过响应于所^迟控制信号而延迟所述第一 内部命4^号来产生第二内部命^Ht号；以及锁存单元，其用于响应于所述第一时钟信号来锁存所述第二内部命令 信号。
11. 如权利要求10所述的半导体存储器件，其中，所述命令延迟单 元包括命令延迟链，其用于延迟所述第一内部命4HT号以产生所述第二内部 命*号；以及命令延迟控制器，其用于响应于所^迟控制信号来控制所述命令延 迟链的延迟量。
12. 如权利要求ll所述的半导体存储器件，其中，所述命令延迟链包括串联连接的多个单位延迟，以使得所述第一内部命4^ft号通过与自所 述命令延迟控制器输出的多个控制信号相对应的若干个单位延迟。
13. 如权利要求12所述的半导体存储器件，其中，所述命令延迟控 制器包括信号组合单元，其用于基于所述第一内部命令信号及所i^迟控制信 号来产生移位控制信号；以及移位寄存器，其用于通过响应于所述移位控制信号将所述多个控制信 号移位至左侧或右侧来输出所述多个控制信号。
14. 如权利要求10所述的半导体存储器件，其中，所述时钟延迟控 制单元包括第一延迟链，其用于延迟所述第二时钟信号；第一延迟控制器，其用于响应于所i^迟控制信号来控制所述第一延 迟链的延迟量；第二延迟链，其用于延迟所述第三时钟信号；第二延迟控制器，其用于响应于所i^迟控制信号来控制所述第二延 迟链的延迟量；第一相位比较器，其用于比较所述第一时钟信号的相位与所述第一延 迟链的输出信号的相位，以根据所述比较结果来输出上信号；第二相位比较器，其用于比较所述第一时钟信号的相位与所述第二延 迟链的输出信号的相位，以根据所述比较结果来输出下信号；以及信号选捧单元，其用于通过响应于选择信号选择所述上信号及所述下 信号之一来产生所述延迟控制信号。
15. —种用于驱动半导体存储器件的方法，其包括基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第 一时钟信号；基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时 钟信号；基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产 生第三时钟信号；基于命令信号及所逸基准信号来产生第一内部命令信号；响应于所述第 一时钟信号与所述第二时钟信号之间的相位差或所述 第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生 第二内部命4^ft号；以及响应于所述第 一 时钟信号来锁存所述第二内部命令信号。
16. 如权利要求15所述的方法，其中，所^迟控制信号的产生包括 比较所述第一时钟信号的相位与所述第二时钟信号的相位； 比较所述第一时钟信号的相位与所述第三时钟信号的相位；以及 根据所述比较结果来产生所述延迟控制信号。
17. —种存储器模块，其包括多个第一传输线，其用于传送系统时钟信号;5L^相系统时钟信号；第一存储器件，其包括第一时钟输入电路，所述第一时钟输入电路用 于校正在经由所述第一传输线传送所述系统时钟信号及所述反相系统时 钟信号时发生的延迟失配；多个第二传输线，其用于将传送至所述第一传输线的所述系统时钟信 号及所id^相系统时钟信号进行传送；以及第二存储器件，其包括第二时钟输入电路，所述第二时钟输入电路用 于校正在经由所述第 一传输线及所述第二传输线传送所述系统时钟信号 及所述反相系统时钟信号时发生的延迟失配。
18. 如权利要求17所述的存储器模块，其中，所述第一时钟输入电 路包括第一时钟输入单元，其用于基于在所述系统时钟信号与所述>^相系统 时钟信号的相交处的信号来产生第一时钟信号；第二输入单元，其用于基于在所述系统时钟信号与基准信号的相交处 的信号来产生第二时钟信号；第三输入单元，其用于基于在所述反相系统时钟信号与所逸基准信号 的相交处的信号来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而延迟所述第一时钟信号 来产生延迟时钟信号；以及时钟延迟控制单元，其用于响应于所述第二时钟信号与所^1迟时钟 信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位 差来产生所^迟控制信号。
19. 如权利要求18所述的存储器模块，其中，所i^迟单元包括 延迟链，其用于延迟所述第一时钟信号以产生所^迟时钟信号；以及延迟控制器，其用于响应于所^1迟控制信号来控制所^迟链的延迟量。
20. 如权利要求18所述的存储器模块，其中，所述时钟延迟控制单 元包括第一相位比较器，其用于比较所述第二时钟信号的相位与所i^迟时 钟信号的相位，以根据所述比较结果来输出上信号；第二相位比较器，其用于比较所述第三时钟信号的相位与所述延迟时 钟信号的相位，以根据所述比较结果来输出下信号；以及信号选择单元，其用于选择所述上信号及所述下信号之一，且响应于 选捧信号来输出所述选捧的一个作为所i^迟控制信号。
21. 如权利要求17所述的存储器模块，其中，所述第二时钟输入电 路包括第一时钟输入单元，其用于基于在所述系统时钟信号与所述>^相系统 时钟信号的相交处的信号来产生第一时钟信号；第二时钟输入单元，其用于基于在所述系统时钟信号与基准信号的相 交处的信号来产生第二时钟信号；第三时钟输入单元，其用于基于在所述反相系统时钟信号与所逸基准 信号的相交处的信号来产生第三时钟信号；命令信号输入单元，其用于接收命令信号及所述基准信号以输出第一 内部命#号；时钟延迟控制单元，其用于响应于所述第一时钟信号与所述第二时钟 信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位 差来产生延迟控制信号；命令延迟单元，其用于通过响应于所述延迟控制信号而延迟所述第一 内部命^Hf号来产生第二内部^^Ht号；以及锁存单元，其用于响应于所述第 一 时钟信号来锁存所述第二内部命令 信号。
22. 如权利要求21所述的存储器模块，其中，所述命令延迟单元包括命令延迟链，其用于延迟所述第一内部命令信号以产生所述第二内部命4^ff号；以及命令延迟控制器，其用于响应于所^迟控制信号来控制所述命令延 迟链的延迟量。
23. 如权利要求21所述的存储器模块，其中，所述时钟延迟控制单 元包括第一延迟链，其用于延迟所述第二时钟信号；第一延迟控制器，其用于响应于所i^迟控制信号来控制所述第一延 迟链的延迟量；第二延迟链，其用于延迟所述第三时钟信号，第二延迟控制器，其用于响应于所i^迟控制信号来控制所述第二延 迟链的延迟量；第一相位比较器，其用于比较所述第一时钟信号的相位与所述第一延 迟链的输出信号的相位，以根据所述比较结果来输出上信号；第二相位比较器，其用于比较所述第一时钟信号的相位与所述第二延 迟链的输出信号的相位，以根据所述比较结果来输出下信号；以及信号选择单元，其用于通过响应于选择信号而选择所述上信号及所述 下信号之一来产生所^迟控制信号。
24. —种用于驱动存储器模块的方法，所述存储器模块包括第一 存储器件，其用于接收经由第 一传输线传送的系统时钟信号及反相系统时 钟信号；及第二存储器件，其用于接收经由所述第一传输线及第二传输线 传送的所述系统时钟信号及所述反相系统时钟信号，所述方法包括第一步驟响应于在经由所述第一传输线传送所述系统时钟信号及所 述反相系统时钟信号时发生的延迟失配，来延迟输入至所述第 一存储器件 的所述系统时钟信号及所述反相系统时钟信号；以及第二步骤响应于在经由所述第 一传输线及所述第二传输线传送所述 系统时钟信号及所述反相系统时钟信号时发生的延迟失配，来延迟输入至 所述第二存储器件的所述系统时钟信号及所述反相系统时钟信号。
25. 如权利要求24所述的方法，其中，所述第一步骤包括基于在所述系统时钟信号与所述反相系统时钟信号的相交处的信号 来产生第一时钟信号；基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时 钟信号；基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；通过将所述第一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述 第三时钟信号与所^迟时钟信号之间的相位差来控制所述预定延迟量。
26. 如权利要求25的方法，其中，所述预定延迟量的控制包括 比较所述第二时钟信号的相位与所^迟时钟信号的相位； 比较所述第三时钟信号的相位与所述延迟时钟信号的相位；以及 根据所述比较结果来控制所述预定延迟量。
27. 如权利要求24所述的方法，其中，所述第二步骤包括基于在所述系统时钟信号与所述反相系统时钟信号的相交处的信号 来产生第一时钟信号；基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时 钟信号；基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产 生第三时钟信号；通过响应于所逸基准信号而接收命令信号来产生第一内部命令信号；响应于所述第一时钟信号与所述第二时钟信号之间的相位差或所述 第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生 第二内部命4^fl:号；以及响应于所述第 一时钟信号来锁存所述第二内部命*号。
28. 如权利要求27所述的方法，其中，所^迟控制信号的产生包括比较所述第 一时钟信号的相位与所述第二时钟信号的相位； 比较所述第一时钟信号的相位与所述第三时钟信号的相位；以及 ;^L据所述比较结果来产生所述延迟控制信号。
全文摘要
本发明提供一种半导体存储器件，该半导体存储器件包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二输入单元，其用于基于在系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；第三输入单元，其用于基于在反相系统时钟信号与基准信号的相交处的信号来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而使第一时钟信号延迟来产生延迟时钟信号；及时钟延迟控制单元，其用于响应于第二时钟信号与延迟时钟信号之间的相位差或第三时钟信号与延迟时钟信号之间的相位差来产生延迟控制信号。
文档编号G11C7/22GK101154434SQ20071014792
公开日2008年4月2日 申请日期2007年8月24日 优先权日2006年9月29日
发明者金敬勋 申请人:海力士半导体有限公司