一种具有部分刷新功能的半导体存储器设备的制作方法

专利名称：一种具有部分刷新功能的半导体存储器设备的制作方法
技术领域：
本发明涉及半导体存储器设备及存储器系统，更具体地，本发明涉及 其中能针对存储区域的一部分进行刷新的半导体存储器设备及存储器系 统。
背景技术：
在诸如便携式电话之类的便携式终端中，传统上使用SRAM (静态随 机访问存储器)。近年来，出现了出于提供较大存储器容量的目的而使用 DRAM (动态随机访问存储器)的趋势。在这样的情况下，电池的工作时 间成了一个问题。SRAM几乎不为数据保持的目的消耗任何电能。而在另一方面， DRAM在存储器电容器中保存数据，而且，要求周期性地执行刷新，以便 保持数据。 一般地，在便携式设备中所使用的DRAM中，基于自刷新功 能在内部执行自动刷新。DRAM刷新操作包括通过相继地激活字选择线来 读取单元数据，通过使用读出放大器(sense amplifier)来放大数据电压， 以及将所放大的数据复原到所述单元。其结果是，每次刷新操作均消耗电 流。因此，即使在待机模式下，DRAM也会消耗一些电能。也就是，即使 没有使用该便携式设备，在存储器中保持数据也会消耗电能，由此，縮短 了电池的使用时间。考虑到这些，对嵌入在便携式设备中的DRAM的自刷新功能提供了 部分刷新功能。部分刷新功能用来只针对DRAM存储区域的需要为了保 持数据而刷新的部分执行刷新操作。例如，当便携式设备从激活模式转换 到待机模式时，在激活模式期间用作工作区域的存储区域在待机模式下并 不需要保持数据。因此，消除用于这种存储区域的刷新操作是可能的。图1是示出了 DRAM存储区域的图。图1中，DRAM存储区域10例
如包括11-1到11-8共8个块。出于简化说明的目的，假设每个块的存储 器阵列包括8条字线。根据情况的不同，部分刷新功能可以例如只针对一个块ll-l执行刷新操作，或者，可以只针对两个块11-1和11-2执行刷新操作。图2是用于解释部分刷新操作的图。图2的(a)示出了当整个DRAM 存储区域10被刷新时，被相继刷新的字线。例如，字线WL0到字线WL7 是块11-1的8条字线，字线WL8到字线WL15 (示出到WLll)是块11-2的8条字线。以同样的方式，块ll-3到块ll-8的每个块都有8条字线。当如图2的(a)所示，整个DRAM存储区域10被刷新时，块11-1的8 条字线WLO到WL7被相继激活，并被进行刷新操作，然后，块ll-2的8 条字线WL8到WL15被相继激活，并被进行刷新操作。此后，块11-3到 块11-8相继被进行刷新操作，其后，块11-1在下一轮刷新操作中再次被 刷新。图2的(b)示出了当只有DRAM存储区域10的块11-1被刷新时，被相 继刷新的字线。块11-1的字线WLO被首先刷新，然后，同一块11-1的下 一字线WL1在比(a)中的情况更长的间隔后被刷新。此后，块11-1的字线 WL2到字线WL7以同样的方式被刷新，其后，字线WLO在下一轮刷新操 作中再次被刷新。在(b)的情况中，被进行刷新的字线数目是DRAM存储 区域IO字线总数的1/8，因此，刷新间隔可以被设置为(a)的情况下所使用 的间隔的频度的1/8。利用这样的设置，从字线WLO的刷新到同一字线 WLO的下一次刷新的时间长度在(a)和(b)的情况中是相等的。图2的(c)示出了当只有DRAM存储区域10的块11-1和块11-2被刷 新时，被进行相继刷新的字线。块11-1的字线WLO被首先刷新，然后， 同一块11-1的下一字线WL1在比(a)中的情况更长而比较(b)中的情况更短 的间隔后被刷新。此后，块11-1的字线WL2到字线WL7以同样的方式被 刷新，然后，块11-2的字线WL8到字线WL15被刷新。此后，块ll-l的 字线WLO在下一轮刷新操作中再次被刷新。在(c)的情况中，被进行刷新 的字线数目是DRAM存储区域IO字线总数的1/4，因此，刷新间隔可以 被设置为(a)的情况下所使用的间隔的频度的1/4。利用这样的设置，从字 线WL0的刷新到同一字线WL0的下一次刷新的时间长度在(a)和(c)的情况中是相等的。按照图2所示的安排，可以实现部分刷新功能。然而，当从1/8部分 刷新操作(图2的(b))转变到1/4部分刷新操作(图2的(c))时，这种安 排会引起以下问题。在1/8部分刷新操作中，相邻字线例如以时间间隔T被刷新，而同一 字线以时间间隔8T被刷新。可能出现以下情况例如，当刷新字线WL0 到字线WL6时，发生了从1/8部分刷新操作(图2的(bp到l/4部分刷新 操作(图2的(c))的转变。下一要被刷新的字线是WL7，因此字线WL7 被刷新，其后，按照地址顺序，字线WL8到字线WL15被刷新。在这种 情况下，在字线WLO被再次刷新之前，经过了超过8T的时间。也就是， 与字线WL0相对应的存储器单元的数据并没有在对于保持数据而言必要 的时间周期内被刷新，因此，可能导致最后数据丢失。为了避免这种问题，需要在转变到1/4部分刷新操作(图2的(c))之 后，以比与1/4部分刷新操作相对应的正常刷新间隔T/2更短的间隔，来 执行刷新操作。按照这样的行为，每次刷新区域改变时，高速刷新操作 (即，短间隔刷新)是必须的。这导致了电流消耗的增加。[专利文件1]国际公布号No. WO 04/070729相应地，需要能够通过刷新操作可靠地保持数据，但不导致电流消耗 的增加的具有部分刷新功能的半导体存储器设备。发明内容本发明的一般目的在于提供能基本消除由于相关技术的限制与缺点而 导致的一种或多种问题的半导体存储器设备。在以下的说明书中描述本发明的特征与优点，部分能通过说明书及其 附图而明显得到，或者，通过根据说明书中提供的教导的根据经验而获 知。通过在说明书中以完整、清楚、简洁和确切的方式具体指出的半导体 存储器设备，能够实现并获得本发明的目标及其他功能和优点，以便使本 领域技术人员能够实现。
为获得这些及其他优点，提供了一种半导体存储器设备，包括定时信 号产生电路，其配置为产生刷新定时信号，该刷新定时信号包括以恒定间 隔设置的脉冲序列；刷新地址产生电路，其配置为与刷新定时信号的每个 脉冲相同步地产生刷新地址；脉冲选择电路，其配置为与从刷新定时信号 的脉冲序列中所选择的脉冲相同步地断言刷新请求信号；以及存储器核心电路，其配置为接收刷新地址以及刷新请求信号，并且，响应于刷新请求 信号的断言，针对所述刷新地址执行刷新操作，其中，进行设置，以便在 第一操作模式与第二操作模式之间切换，在第一操作模式中，通过从脉冲 序列的每预定数目的脉冲中选择一个脉冲来获得所述选择的脉冲，在第二 操作模式中，通过从脉冲序列中选择相继的脉冲来获得所述选择的脉冲。根据本发明的另一方面，提供了一种存储器系统，包括存储器；电源 电压探测电路，其配置为探测存储器的电源电压的电压电平；控制器，其 配置为响应于由电源电压探测电路探测出的电压电平，控制存储器，其 中，存储器包括定时信号产生电路，其配置为产生刷新定时信号，该刷新 定时信号包括以恒定间隔设置的脉冲序列；刷新地址产生电路，其配置为 与刷新定时信号的每个脉冲相同步地产生刷新地址；脉冲选择电路，其配 置为与从所述刷新定时信号的脉冲序列中选择的脉冲相同步地断言刷新请 求信号；以及存储器核心电路，其配置为接收刷新地址以及刷新请求信 号，并且，响应刷新请求信号的断言，针对所述刷新地址，执行刷新操 作，其中，进行设置，以便在第一操作模式与第二操作模式之间切换，在 第一操作模式中，通过从脉冲序列的每预定数目的脉冲中选择一个脉冲， 来获得所述选择的脉冲，在第二操作模式中，通过从脉冲序列中选择相继 的脉冲，来获得所述选择的脉冲，而且，存储器控制器被配置为响应于探 测出的电压电平，选择第一操作模式与第二操作模式两者之一，并且，使 存储器工作在所选择的操作模式中。根据至少一个实施例，当所有刷新地址顺序逐一被刷新时，刷新定时 信号的频率设置为对于保持所有地址的数据必要的足够高的频率。无论在 其中通过以预定间隔跳过刷新定时信号的一些脉冲来间歇地执行刷新的第 一操作模式的情况中，还是在其中针对相继的地址连续地执行刷新而不刷 新其他地址的第二操作模式的情况中，关心的刷新地址总以由刷新定时信 号的频率确定的恒定的时间间隔被刷新。因此，无论被进行刷新的区域如 何变化，针对给定刷新地址的刷新操作不会被延迟。


当结合附图阅读时，从以下详细描述，本发明的其他目的及特点会更 加清晰，在附图中图1是示出了 DRAM存储区域的图；图2是用于解释部分刷新操作的图；图3是示出了半导体存储器设备的配置示例的图；图4是用于解释图3所示的脉冲选择电路的第一操作的图；图5是用于解释图3所示的脉冲选择电路的第二操作的图；图6是示出了脉冲选择电路的电路配置示例的图；图7是示出了存储区域的图，其中，响应于图6所示的脉冲选择电路的脉冲选择，执行刷新操作；图8是示出了刷新地址计数器的配置示例的图；图9是示出了图8所示的刷新地址计数器的操作示例的图；以及图10是示出了使用图3所示的半导体存储器设备的存储器系统的配置示例的图。
具体实施方式
以下，参考附图对实施例进行描述。图3是示出了半导体存储器设备的配置示例的图。图3中的半导体存 储器设备30包括刷新请求信号产生电路21，刷新地址计数器22，模式寄 存器电路23，以及存储器核心电路24。存储器核心电路24包括存储器阵列、行译码器(row decoder)、列 译码器(column decoder)等。列译码器对从外部源提供的列地址进行译 码，并且激活由列地址所指定的列选择线。行译码器在例行的读/写操作 时，对从外部源提供的行地址进行译码，并且激活由行地址所指定的字
线。进一步地，行译码器在刷新操作时，对从刷新地址计数器22提供的 刷新地址进行译码，并且激活由该刷新地址所指定的字线。存储在连接到被激活的字线的存储器单元(存储器电容器)内的数据 被读出到位线，并且，被读出放大器放大。在读操作的情况下，由读出放 大器放大的数据被所激活的列选择线选择，而且，所选择的数据被输出到 半导体存储器设备的外部。在写操作的情况下，由半导体存储器设备之外 的外部源提供写数据，并且，写数据被写入到位于由被激活的列选择线所 选择的列地址处的读出放大器。该写数据和读取自存储器单元并应当被复 原的数据，被写入到与所激活的字线相连接的存储器单元。在刷新操作的 情况下，读取自存储器单元并被读出放大器放大的数据作为复原数据被写 入到与所激活的字线相连接的存储器单元。刷新地址计数器22与从刷新请求信号产生电路21提供的刷新定时信 号相同步地执行计数操作，从而产生指明了要被刷新的地址的刷新地址。刷新地址计数器22所产生的刷新地址被提供到存储器核心电路24和刷新 请求信号产生电路21。如后面将描述的，刷新地址计数器22能够响应于 从模式寄存器电路23提供的刷新模式信号，切换所生成的刷新地址的前 进模式。刷新请求信号产生电路21产生刷新定时信号，作为指明预定刷新定 时的脉冲信号。刷新请求信号产生电路21还响应于内部产生的刷新定时 信号、从刷新地址计数器22提供的刷新地址、以及从模式寄存器电路23 提供的部分区域信号，产生刷新请求信号。当由刷新地址计数器22指明 的当前刷新地址是被进行刷新的地址之一时，刷新请求信号被置于断言状 态(asserting state)。当由刷新地址计数器22指明的当前刷新地址不是被 进行刷新的地址之一时，刷新请求信号被置于否定状态(negating state)。所产生的刷新请求信号被提供到存储器核心电路24。如果从刷新请求信号产生电路21提供的刷新请求信号处于断言状 态，则在存储器核心电路24中，从刷新地址计数器22提供的刷新地址所 指定的字线被激活，并且被进行刷新操作。如果从刷新请求信号产生电路 21提供的刷新请求信号处于否定状态，则不针对从刷新地址计数器22提
供的刷新地址进行刷新。模式寄存器电路23响应于从外部源提供的模式设置命令，在其内部 寄存器中保存各种模式设置。模式设置包括对应于部分区域信号的设置， 以及对应于刷新模式信号的设置。部分区域信号用于指定被迸行刷新操作 的存储区域。刷新模式信号用于从多个刷新地址前进模式中选择地址前进 模式。刷新请求信号产生电路21包括脉冲选择电路31、振荡器32、分频器 33、选择电路34、熔丝(fose)电路35、以及测试电路36。振荡器32例 如通过利用反向器环(inverter loop)产生具有预定周期的脉冲信号。振荡 器32产生的振荡信号被提供到分频器33。分频器33根据由选择电路34 选择的分频比，将从振荡器32提供的振荡信号的频率进行分割。分频器 33可以使用多个二分(halve)分频电路，来产生对应于1/2频率、1/4频 率、1/8频率等的分频信号，并且选择电路34可以根据所选择的分频比， 选择并输出分频信号中的一个。从分频器33输出的分频信号作为刷新定 时信号被提供到刷新地址计数器22和脉冲选择电路31。也就是，分频器 33作为用于产生刷新定时信号的定时信号产生电路。通过选择熔丝电路35和测试电路36的输出中一个输出，执行选择电 路34对分频比的选择。熔丝电路35响应于内部熔丝的断开/完好状态，输 出指明预定分频比的信号。测试电路36输出指明用于测试操作的分频比 的信号。选择电路34选择熔丝电路35的输出信号和测试电路36的输出信 号这两者之一，作为提供给分频器33的指明分频比的信号。图4是用于解释图3所示脉冲选择电路31的第一操作的图。在图4 中，(a)示出了分频器33产生的刷新定时信号。该刷新定时信号的脉冲周 期是恒定不变的。图4的(a)中，刷新定时信号的每个脉冲上的数字指明了 由刷新地址计数器22响应于每个脉冲所产生的刷新地址所属的块，并且 这些数字例如对应于图1中所示的DRAM存储区域10的块11-1到11-8。 脉冲选择电路31通过检查由刷新地址计数器22指明的刷新地址是否是要 被进行刷新的地址之一，来产生屏蔽信号(mask signal)，由此，当刷新 地址不是要被进行刷新的地址之一时，通过使用屏蔽信号来屏蔽刷新定时信号。图4的(b)示出了用于1/8部分刷新操作中的屏蔽信号，该操作仅刷新例如图1中所示DRAM存储区域10的块11-1。如图4的(b)所示，1/8部 分刷新操作中所使用的屏蔽信号包括在与刷新定时信号的8个脉冲中的7 个脉冲相对应的时段中的LOW信号电平，以及在与所剩的一个脉冲相对 应的定时处的HIGH电平信号。通过该屏蔽信号与刷新定时信号的逻辑 积，可以在每8个脉冲中让1个脉冲通过，而屏蔽掉其余脉冲。以这样方 式产生的脉冲信号作为刷新请求信号，被提供到存储器核心电路24。图4的(c)示出了用于1/4部分刷新操作中的屏蔽信号，该操作仅刷新 例如图1中所示DRAM存储区域10的块11-1和11-5。如图4的(c)所示， 1/4部分刷新操作中所使用的屏蔽信号包括在与刷新定时信号的4个脉冲 中的3个脉冲相对应的时段中的LOW信号电平，以及在与所剩余的一个 脉冲相对应的定时处的HIGH电平信号。通过该屏蔽信号与刷新定时信号 的逻辑积，可以在每4个脉冲中让1个脉冲通过，而屏蔽掉其余脉冲。以 这样方式产生的脉冲信号作为刷新请求信号，被提供到存储器核心电路 24。在上述操作中，应当按照刷新地址是以一个块的量来递增而不是以一 个地址的量来递增的地址前进模式来产生刷新地址。这里，术语"块"指 代存储器阵列的一个部分，其对应于多个字线，以便这些字线的任何一条 的选择性激活能导致同一读出放大器的选择性激活。在以一个块的量来递增的地址前进模式的情况下，块11-1中的多个字 线的地址并不是相继选择，然后在选择图1中所有字线地址后，前进到下 一块11-2的。而是，选择块11-1中的第一字线后，选择下一块11-2中的 第一字线，然后选择各连续块11-3到11-8中的第一字线。然后，再次访 问块11-1，以便选择各连续块11-1到11-8中的第二字线。此后，地址以 同样的方式前进，而且，当完成选择每个块中的最后字线时，重新访问块 11-1第一字线的地址。以下详细描述这样的地址前进方式的产生。例如按照上述地址前进模式，如图4的(b)所示，在刷新定时信号的每 8个脉冲中选择一个脉冲，其结果是，图1中所示DRAM存储区域10中 仅有块ll-l被刷新。如图4的(C)所示，例如，在刷新定时信号的每4个脉冲中选择一个脉冲，其结果是，图1中所示DR八M存储区域10中仅有块 11-1和11-5被刷新。尽管在以上描述中，由部分刷新操作刷新的部分被假定为是整个DRAM存储区域10的1/8或1/4大小的块区域，但是，本发明并不限于这 种特定设置。被刷新的区域可以是任意大小。可以进行设置，以便按照 1/2、 1/16、 1/32等大小的区域进行部分刷新操作。屏蔽信号的HIGH脉冲 之间的间隔不一定是恒定的。图4的(c)中，例如，可以进行设置，使得屏 蔽信号能够在这样的位置变成HIGH以便选择块11-2而不是块11-5。图5是用于解释图3所示的脉冲选择电路31的第二操作的图。在图5 中，(a)示出了分频器33产生的刷新定时信号。该刷新定时信号的脉冲周期 是恒定不变的。图5的(a)中，刷新定时信号的每个脉冲上的数字指明了刷 新地址计数器22响应于每个脉冲所产生刷新地址所属的块，这些数字例如 对应于图l中所示DRAM存储区域10的块ll-l到ll-8。脉冲选择电路31通过 检查由刷新地址计数器22指明的刷新地址是否是要被进行刷新的地址之 一，来产生屏蔽信号，由此，当刷新地址不是要被进行刷新的地址之一 时，通过使用屏蔽信号来屏蔽刷新定时信号。图5的(b)示出了用于1/8部分刷新操作中的屏蔽信号，该操作例如仅 刷新图1中所示DRAM存储区域10的块11-1。如图5的(b)所示，1/8部 分刷新操作中所使用的屏蔽信号包括在刷新定时信号的脉冲序列中与块 11-1相对应的脉冲定时处的HIGH信号电平，以及与剩余的脉冲相对应的 脉冲定时处的LOW电平信号。通过该屏蔽信号与刷新定时信号的逻辑 积，可以让对应于1个块的脉冲通过，而屏蔽掉对应其余7个块的脉冲。 以这样的方式产生的脉冲信号作为刷新请求信号，被提供到存储器核心电 路24。图5的(c)示出了用于1/4部分刷新操作中的屏蔽信号，该操作例如仅 刷新图1中所示DRAM存储区域10的块11-1和11-5。如图5的(c)所示， 1/4部分刷新操作中所使用的屏蔽信号包括在刷新定时信号的脉冲序列中 与块11-1和11-5相对应的脉冲定时处的HIGH信号电平，以及在与剩余
的脉冲相对应的脉冲定时处的LOW电平信号。通过该屏蔽信号与刷新定 时信号的逻辑积，可以让对应于2个块的脉冲通过，而屏蔽掉对应其余6 个块的脉冲。以这样方式产生的脉冲信号作为刷新请求信号，被提供到存储器核心电路24。在上述操作中，按照以一个地址的量来递增的地址前进模式，产生刷 新地址。也就是，例如在图1中，地址前进模式被配置使得通过在选择块 11-1中的特定字线之后选择块11-1中的相邻字线，来相继地选择块11-1 中的多条字线，然后，在完成选择块11-1的全部字线之后，前进到下一块11-2。响应于从模式寄存器电路23输出的刷新模式信号，在图4所示的第 一操作与图5所示的第二操作之间进行切换。通过切换地址前进模式来实 现这种切换操作。以下详细描述地址前进模式的切换。图6是示出了脉冲选择电路31的电路配置示例的图。图6中，脉冲选 择电路31包括异或(XOR)门41-1到41-3， NAND门42-1到42-3，反 向器43-1到43-3， NOR门44， NAND门45，以及反向器46。图7是示出了存储区域的图，在其中，响应于图6所示的脉冲选择电 路31的脉冲选择，执行刷新操作。DRAM存储区域50包括8个块51-1到 51-8。在这个例子中，每块的存储器阵列包括16条字线。总计， 一共有 128个地址(128条字线)要被刷新。在这种情况下，7个位AO到A6可 以代表DRAM存储区域50中每个刷新地址。AO是最低有效位，A6是最 高有效位。可以使用刷新地址的高3位A4到A6来代表DRAM存储区域50的8 个块51-1到51-8。也就是，例如，块51-1对应于(A6, A5， A4) = (L, L, L)，块51-2对应于(A6， A5， A4) = (L, L, H)。块51-1中的16个刷新 地址例如具有等于(L，L, L)的高3位A4到A6，而且，低4位的位模式 代表这16条字线中的一条字线。图6所示的脉冲选择电路31中，刷新地址计数器22所产生的刷新地 址的高3位A4到A6被分别提供到XOR门41-1到41-3的一个输入端。 XOR门41-1到41-3的另一输入端分别接收A4电平选择信号、A5电平选
择信号和A6电平选择信号。XOR门41-1到41-3的输出被分别提供到NAND门42-1到42-3的一 个输入端。NAND门42-1到42-3的另一输入端分别接收A4激活信号、 A5激活信号和A6激活信号。A4到A6电平选择信号以及A4到A6激活 信号是由模式寄存器电路23提供的部分区域信号。A4到A6激活信号用于当确定刷新地址是否是要被刷新的地址之一 时，确定刷新地址的高3位A4到A6中的哪些应当被考虑。当8个块51-1 到51-8中只有一个要被刷新时，所有的A4到A6激活信号都被设置为 HIGH。当8个块51-l到51-8中只有两个要被刷新时，A4到A6激活信号 中只有两个设置为HIGH。当8个块51-1到51-8中只有四个要被刷新时， A4到A6激活信号中只有一个设置为HIGH。当8个块51-1到51-8都要被 刷新时，所有的A4到A6激活信号被设置为LOW。A4到A6电平选择信号用于通过指明针对利用A4到A6激活信号被 确定为要被考虑的位的每个位的HIGH或LOW电平，来指定要刷新的 块。当仅有对应于(A4, A5，A6)为(L, L, L)的块51-1要被刷新时，A4 到A6激活信号被设置为(H, H, H)，以便指明所有的位都要考虑，而 且，A4到A6电平选择信号被设置为(L， L， L)。在这种情况下，NAND 门42-1到42-3的所有输出端都被设置为HIGH，以便仅当刷新地址的位 A4到A6都设置为LOW时，使NOR门44产生HIGH输出。作为响应， 刷新定时信号作为断言状态下的刷新请求信号，通过NAND门45以及反 向器46被输出。NOR门44的上述输出对应于图4和图5所示的屏蔽信 号。当仅有对应于(A4, A5, A6)为(L, H, H)的块51-7和对应于(A4， A5， A6)为(H, H， H)的块51-8要被刷新时，A4到A6激活信号被设置 为(L, H，H)，以便指明只有两个高位要考虑，而且，A4到A6电平选择 信号被设置为(x, H, H) (x:不关心)。在这种情况下，NAND门42-1 到42-3的所有输出端都被设置为HIGH,以便仅当刷新地址的位A5和A6 都设置为HIGH时，使NOR门44产生HIGH输出。作为响应，刷新定时 信号作为断言状态下的刷新请求信号，通过NAND门45以及反向器46被输出。作为进一步的例子，当仅有对应于A6为L的块51-1到块51-4要被刷 新时，A4到A6激活信号被设置为(L, L, H)，以便指明只有最高有效位 位要考虑，而且，A4到A6电平选择信号被设置为(x， x, L) (x:不关 心)。在这种情况下，NAND门42-1至U 42-3的所有输出端都被设置为 HIGH，以便仅当刷新地址的位A6设置为LOW时，使NOR门44产生 HIGH输出。作为响应，刷新定时信号作为断言状态下的刷新请求信号， 通过NAND门45以及反向器46被输出。作为进一步的例子，A4到A6激活信号分别被设置为(L, L, L)，以 便在块51-1到块51-8都要被刷新时，不考虑任何位。在这种情况下， NAND门42-1到42-3的所有输出端都被设置为HIGH，而不论刷新地址 如何，由此使NOR门44产生HIGH输出。作为响应，刷新定时信号作为 断言状态下的刷新请求信号，通过NAND门45以及反向器46被输出。图8是示出了刷新地址计数器22的配置示例的附图。刷新地址计数 器22包括4位计数器61、 3位计数器62、 NAND门63到68、以及反向 器69。刷新地址计数器22从模式寄存器电路23接收刷新模式信号，从刷 新请求信号产生电路21接收刷新定时信号。当刷新模式信号为HIGH时，地址前进模式设置为首先移动最低有效 位A0，并且，按照以下顺序将进位加到下一高位A0—〉A1 —〉A2—> A3 —>A4—>A5 —>A6。也就是，地址前进模式设置为地址以一个地址 的量来递增。当刷新模式信号为LOW时，地址前进模式设置为首先移动 从最高有效位起的第三位A4，并且，按照以下顺序将进位加到下一高 位A4 —> A5 —> A6 —〉 A0 —〉 Al —〉 A2 —> A3。也就是，地址前进 模式设置为针对图7所示各连续块51-1到51-8产生第一刷新地址，然 后，针对各连续块51-1到51-8，产生第二刷新地址。特定地，当刷新模式信号为HIGH时，NAND门64允许刷新定时信 号通过，而NAND门67不允许刷新定时信号通过。相应地，4位计数器 61与相刷新定时信号的每个脉冲同步地进行计数。当位A3响应于4位计 数器61的计数操作而变化时，这样的变化通过NAND门68和66传播到
3位计数器62。在这样的情况下，因此，4位计数器61对应于低4位，3 位计数器62对应于高3位。当刷新模式信号为LOW时，NAND门67允许刷新定时信号通过，而 NAND门64不允许刷新定时信号通过。相应地，3位计数器62与刷新定 时信号的每个脉冲相同步地进行计数。当位A6响应于3位计数器62的计 数操作而变化时，这样的变化通过NAND门65和63传播到4位计数器 61。在这样的情况下，因此，3位计数器62对应于低3位，4位计数器61 对应于高4位。图9是示出了图8所示刷新地址计数器22的操作示例的图。刷新模式 信号示出在图9的上部。在图9中，刷新模式信号开始时为HIGH，然后 变为LOW。在刷新模式信号为HIGH期间，刷新地址的最低有效位A0与刷新定 时信号的每个脉冲相同步地变化。Al响应于AO的下降沿而变化，A2响 应于Al的下降沿而变化，A3响应于A2的下降沿而变化。但是，在图9 所示的例子中，刷新模式信号在A3变化之前变为LOW。以这样的方式， 通过首先改变刷新地址的最低有效位，获得逐一增加地址的地址前进模 式。在刷新模式信号为LOW期间，刷新地址中从最高有效位起的第三位 A4与刷新定时信号的每个脉冲相同步地变化。A5响应于A4的下降沿而 变化，A6响应于A5的下降沿而变化，A0响应于A6的下降沿而变化。以 这样的方式，首先改变高3位A4到A6，以便例如图7中的块51-1到块 51-8能与刷新定时信号的每个脉冲相同步地被相继选择。如上所述，图3所示半导体存储器设备20被配置为刷新地址计数器 22响应于刷新请求信号产生电路21产生的刷新定时信号，相继产生刷新 地址，而且，所产生的刷新地址被提供到刷新请求信号产生电路21和存 储器核心电路24。当刷新地址计数器22所指明的当前刷新地址是要被进 行刷新的地址之一时，刷新请求信号产生电路21断言刷新请求信号。当 刷新地址计数器22所指明的当前刷新地址不是要被进行刷新的地址之一 时，刷新请求信号产生电路21否定刷新请求信号。在除了部分刷新操作
之外的情况下，即，在存储器核心电路24中所有地址都要被进行刷新的 情况下，刷新请求信号产生电路21针对所有刷新地址断言刷新请求信 号。当所有刷新地址依次逐一被刷新时，刷新定时信号的频率被设置为对 于保持所有地址的数据必要的足够快的频率。无论在图4所示的其中通过 以预定间隔跳过刷新定时信号的一些脉冲来间歇地执行刷新的第一刷新操作(对应于刷新模式信号为LOW)的情况中，还是在图5所示的其中相对于相继的地址连续执行刷新而不刷新其他地址的第二刷新操作(对应于刷新模式信号为HIGH)的情况中，被关心的刷新地址总以由刷新定时信 号的频率所确定的恒定的时间间隔被刷新。相应地，无论被进行刷新的区 域如何变化，针对给定刷新地址的刷新操作不会被延迟。无论在图4所示的其中通过以预定间隔跳过刷新定时信号的一些脉冲 来间歇地执行刷新的第一刷新操作，还是在图5所示的其中通过利用刷新 定时信号的相继的脉冲来针对相继的地址连续地执行刷新而不刷新其他地 址的第二刷新操作，都有其各自优势。在第一刷新操作情况下，每个刷新 操作以恒定间隔执行，因此，刷新操作的电流消耗在时间维度上平均分 布。当考虑到多个时间周期时，这些周期之间在电流消耗的总量上没有大 的变化。在第二刷新操作情况下，在某些周期集中执行刷新操作，在其他 周期不执行刷新操作，因此，刷新操作的电流消耗在时间维度上变化相当 大。当考虑到多个时间周期时，这些周期之间在电流消耗的总量上有较大 的变化。在DRAM中，当被选择刷新的字线相继位于同一存储器阵列时，诸 如位线传输信号之类的并不需要改变的信号被固定，以便降低刷新操作期 间的电流消耗。按照这样的配置，优选地是尽可能多地刷新位于同一存储 器阵列内的相继的字线，以便降低总电流量。因此，从这个观点，上述连 续刷新相继的地址的第二刷新操作是优选的。但是，考虑到在便携式设备中电池作为电源，当电池用在充电量较少 因而电压较低的状态时，优选以这样的方式使用电池通过抑制作为突发 电流出现的峰值电流，使电流消耗量在时间维度上平均分布，而不是在电 流量随某些大峰值电流的出现而波动的状态中使用电池。相应地，当电池 用在由于充电量较少因而电压较低的状态时，优选使用在电流消耗上没有 大的波动的第一刷新操作。另一方面，在充电量足够因而电压足够高的状 态，优选使用通过将诸如位线传输信号之类的信号固定于恒定电平，能够 在刷新操作期间降低电流消耗的第二刷新操作。进一步地，第二刷新操作的问题在于，因为电流量在时间维度上有较 大波动，所以在半导体存储器设备的测试阶段期间当试图测量刷新所需的 电流量时，不能测量正确的电流消耗量。因此，当试图测量对刷新等必要 的电流量时，优选使用在电流消耗上没有大的波动的第一刷新操作。由于上述原因，半导体存储器设备具有第一刷新操作和第二刷新操 作，其中，在第一刷新操作中，通过以预定间隔跳过刷新定时信号的一些 脉冲来间歇地执行刷新，在第二刷新操作中，通过利用刷新定时信号的相 继的脉冲来针对相继的地址连续地执行刷新而不刷新其他地址，而且，基 于模式寄存器电路23的设置等，执行第一刷新操作与第二刷新操作之间的切换。在半导体存储器设备的测试阶段，例如，对应于LOW刷新模式 信号的模式寄存器设置被写入到模式寄存器电路23。响应于该模式寄存器 设置，模式寄存器电路23产生LOW刷新模式信号，由此实现以间歇定时 执行刷新的第一刷新操作。因此，在半导体存储器设备的测试阶段，可以 很简单地测量对刷新必要的电流量。进一步地，可以进行设置，以便通过使用熔丝电路35，刷新模式是可 设置的，使得响应于熔丝电路35的熔丝断开/完好状态的刷新模式信号被 提供到刷新地址计数器22。在这种情况下，通过在从工厂出货时的熔丝切 断，模式被固定为所选择的操作模式。图10是示出了使用图3所示半导体存储器设备20的存储器系统的配 置示例的图。图10所示存储器系统包括半导体存储器设备(存储器) 20、系统电源电压探测电路70、以及存储器控制器71。系统电源电压探测电路70探测半导体存储器设备20的电源电压。如 果电源电压低于预定参考电压，则系统电源电压探测电路70向存储器控 制器71断言探测信号。这能通过使用比较器来比较半导体存储器设备20 的电源电压和预定参考电压、并且将比较器的输出作为探测信号提供到存 储器控制器71来实现。存储器控制器71提供模式寄存器命令到半导体存储器设备20，并 且，提供模式寄存器设置到半导体存储器设备20，以便针对半导体存储器 设备20的模式寄存器电路23进行寄存器设置。也就是，所提供的模式寄 存器设置被写入到模式寄存器电路23。当来自系统电源电压探测电路70的探测信号没有被断言时，存储器 控制器71提供模式寄存器命令到半导体存储器设备20，以便写入与 HIGH刷新模式信号相对应的模式寄存器设置。响应于该模式寄存器设 置，模式寄存器电路23产生HIGH刷新模式信号，由此实现针对相继地 址执行连续刷新的第二刷新操作。当来自系统电源电压探测电路70的探测信号被断言时，存储器控制 器71提供模式寄存器指令到半导体存储器设备20，以便写入与LOW刷 新模式信号相对应的模式寄存器设置。响应于该模式寄存器设置，模式寄 存器电路23产生LOW刷新模式信号，由此实现以间歇定时执行刷新的第 一刷新操作。此外，本发明并不限于上述实施例，可以作出各类变化和修改而并不 脱离本发明的范围。
权利要求
1.一种半导体存储器设备，其特征在于包括定时信号产生电路，被配置为产生刷新定时信号，所述刷新定时信号包括以恒定间隔排列的脉冲序列；刷新地址产生电路，被配置为与所述刷新定时信号的每个脉冲相同步地产生刷新地址；脉冲选择电路，被配置为与从所述刷新定时信号的脉冲序列中选择的脉冲相同步地断言刷新请求信号；以及存储器核心电路，被配置为接收所述刷新地址和所述刷新请求信号，并且响应所述刷新请求信号的断言，针对所述刷新地址执行刷新操作，其中，设置被作出以在第一操作模式与第二操作模式之间切换，在所述第一操作模式中，所述选择的脉冲是通过从所述脉冲序列的每预定数目的脉冲中选出一个脉冲而获得的，在所述第二操作模式中，所述选择的脉冲是通过从所述脉冲序列中选择相继的脉冲而获得的。
2. 如权利要求1所述的半导体存储器设备，还包括模式寄存器电路， 所述模式寄存器电路被配置为产生响应于寄存器设置的刷新模式信号，其 中所述第一操作模式与所述第二操作模式中的一种是响应于所述刷新模式 信号而选择的。
3. 如权利要求1所述的半导体存储器设备，其中，所述脉冲选择电路 被配置为接收所述刷新定时信号和所述刷新地址，选择响应于所述刷新地 址而从所述刷新定时信号的脉冲序列中选出的脉冲，并且在所述选择的脉 冲的定时处，断言所述刷新请求信号。
4. 如权利要求3所述的半导体存储器设备，其中，所述脉冲选择电路 被配置为从组成所述刷新地址的多个位中选择预定数目的高位，并且选择 响应于所述高位而从所述刷新定时信号的脉冲序列中选出的脉冲。
5. 如权利要求4所述的半导体存储器设备，其中，所述脉冲选择电路 被配置为选择在所述高位变为预定的位模式的定时处的所述刷新定时信号 的脉冲作为所述选择的脉冲。
6. 如权利要求1所述的半导体存储器设备，其中，所述刷新地址产生 电路被配置为按照所述第一操作模式中的第一地址前进模式，产生所述刷 新地址，以及按照所述第二操作模式内的第二地址前进模式，产生所述刷 新地址。
7. 如权利要求6所述的半导体存储器设备，其中，所述存储器核心电路包括多个块，每个块包括多个字线，并且其中，由所述刷新地址产生电 路在所述第一地址前进模式中相继产生的两个刷新地址对应于两个不同的 块，并且，由所述刷新地址产生电路在所述第二地址前进模式中相继产生 的两个刷新地址对应于两个相邻的字线。
8. 如权利要求6所述的半导体存储器设备，其中，所述刷新地址产生电路包括与所述刷新地址的高位相对应的第一计数器；以及 与所述刷新地址的低位相对应的第二计数器，其中，所述刷新地址产生电路被配置为使得所述第一计数器和所述第 二计数器中的一个计数器与所述刷新定时信号的每个脉冲相同步地执行计 数操作。
9. 一种存储器系统，其特征在于包括 存储器；电源电压探测电路，被配置为探测所述存储器的电源电压的电压电平；控制器，被配置为响应由所述电源电压探测电路探测出的所述电压电 平，控制所述存储器，其中，所述存储器包括定时信号产生电路，被配置为产生刷新定时信号，所述刷新定时信号 包括以恒定间隔排列的脉冲序列；刷新地址产生电路，被配置为与所述刷新定时信号的每个脉冲相同步 地产生刷新地址；脉冲选择电路，被配置为与从所述刷新定时信号的脉冲序列中选择的 脉冲相同步地断言刷新请求信号；以及 存储器核心电路，被配置为接收所述刷新地址和所述刷新请求信号， 并且响应于所述刷新请求信号的断言，针对所述刷新地址执行刷新操作，其中，设置被作出以在第一操作模式与第二操作模式之间切换，在所 述第一操作模式中，所述选择的脉冲是通过从所述脉冲序列的每预定数目 的脉冲中选择一个脉冲而获得的，在所述第二操作模式中，所述选择的脉 冲是通过从所述脉冲序列中选择相继的脉冲而获得的，并且，所述存储器 控制器被配置为响应于所述探测出的电压电平，选择所述第一操作模式和 所述第二操作模式中的一种，并且使所述存储器工作在所述选择的操作模 式中。
10.如权利要求9所述的存储器系统，其中，所述控制器被配置为响 应所述探测出的电压电平高于预定电压电平，选择所述第二操作模式，以 及，响应于所述探测出的电压电平低于所述预定电压电平，选择所述第一 操作模式。
全文摘要
一种具有部分刷新功能的半导体存储器设备，包括定时信号电路，其产生刷新定时信号，该刷新定时信号包括脉冲序列；刷新地址电路，其与刷新定时信号的每个脉冲相同步地产生刷新地址；脉冲选择电路，其与从脉冲序列中选择的脉冲相同步地断言刷新请求信号；以及存储器核心，其接收刷新地址以及刷新请求信号，并且响应于刷新请求信号的断言，针对刷新地址执行刷新操作，其中，进行设置，以便在第一操作模式与第二操作模式之间切换，在第一操作模式中，通过从脉冲序列的每预定数目的脉冲中选择一个脉冲来获得所选择的脉冲，在第二操作模式中，通过从脉冲序列中选择相继的脉冲来获得所选择的脉冲。
文档编号G11C11/406GK101154439SQ20071014799
公开日2008年4月2日 申请日期2007年8月30日 优先权日2006年9月29日
发明者富田浩由 申请人:富士通株式会社