专利名称：基于多路流水控制单元的嵌入式nor型闪存存储系统的制作方法
技术领域：
本发明涉及的是一种电信技术领域的系统，具体是一种基于多路流水控制单 元的嵌入式NOR型闪存存储系统。
技术背景NOR型闪存是现在市场上常用的非易失闪存技术之一。英特尔(Intel)公 司于1988年首先开发出NOR型闪存技术，彻底改变了原先由EPROM和EEPROM 一统天下的局面。经过了近二十年的发展，NOR型闪存技术已经相对成熟。NOR 型闪存具有芯片内执行(XIP， execute In Place)的特点，这样应用程序可以直 接在NOR型闪存内部运行，而不必再把代码读到系统内存(RMO中。NOR型闪 存的传输效率很高，在1-4MB的小容量时具有很高的成本效益，但是较低的写入 和擦除速度影响了它的性能。由于NOR型闪存的上述特点，其主要应用在代码存 储介质中。但是，由于目前使用的嵌入式处理器的工作频率已经达到上百兆，因 此，NOR型闪存作为代码存储介质时，其较慢的访问速度便成为了整个系统性能 的瓶颈。有效地加快NOR型闪存访问速度，对提高嵌入式系统的工作性能，具有 重要的意义。经对现有技术文献的检索发现，Marco Pasotti等在《2003 Symposium on VLSI Circuits Digest of Technical Papers》(超大规模集成电路研讨会技术 文献摘要，2003年)第213-216页发表的"An Application Specific Embeddable Flash Memory System for Non-Volatile Storage of Code, Data and Bit—Streams for Embedded FPGA Configurations"(—种在嵌入式FPGA结构中存储非易失 性代码，数据，比特流的专用嵌入式NOR型闪存存储系统)，该文中提出使用四 块NOR型闪存芯片构成一个存储系统，在访问该存储系统时通过对四块NOR型闪 存芯片同时操作，能够达到提高整个存储系统的访问峰值速度的目的。但是，其 不足之处在于由于没有采用流水线结构和预测机制，因此在现实应用中的实际访问速度难以接近理想的峰值速度，从而使得该结构的应用范围受到限制。 发明内容本发明针对上述现有技术中的不足，提供了一种基于多路流水控制单元的嵌 入式NOR型闪存存储系统，该存储系统使用流水线结构，利用四片独立的NOR 型闪存芯片及相应的控制逻辑并行工作。使用本存储系统，可以有效地提高嵌入 式存储系统读取数据的速度。本发明是通过以下技术方案实现的，本发明包括接口电路、四个控制单元， 四个控制单元结构完全相同，并相互独立，四个控制单元均通过接口电路与微处 理器相连。所述控制单元，包括控制逻辑电路、NOR型闪存接口电路、两个缓存区、 以及一块N0R型闪存芯片，控制逻辑电路接收外部微处理器的接口电路的控制信 号，产生控制信号并传递给NOR型闪存接口电路；NOR型闪存接口电路根据这些 控制信号及NOR型闪存的读写时序，直接对NOR型闪存芯片进行控制；缓存区对 从NOR型闪存芯片中读取的数据缓存，然后传递给外部接口电路，两个缓存区相 互独立， 一个缓存区从NOR型闪存芯片读取数据的时候，另外一个缓存区同时进 行下一个数据的读取，而不必等待前一个数据读取完成。所述控制逻辑电路，负责从微处理器接收读写操作的命令，并且通过NOR 型闪存接口电路控制NOR型闪存芯片与缓存区之间进行数据的传输。所述缓存区，与微处理器的接口电路和NOR型闪存芯片接口相连。所述缓存区为双口随机存储器(DPRAM)。所述缓存区，其存储量大小与N0R型闪存芯片按照页模式读取时一次读取的 数据量相同。所述NOR型闪存芯片，通过32位的接口单元与缓存区相连。 本发明工作时，微处理器将读取NOR型闪存的控制信息(包括读信号，地址 信号等)传递给接口电路，接口电路对控制信息进行解析，产生控制相应控制单 元进行读操作的控制信号。每个控制单元的根据控制信号负责进行N0R型闪存读 操作，包括如下三个阶段第一阶段，通过接口单元接收微处理器的读控制信号； 第二阶段，控制逻辑电路将读控制信号传递给NOR型闪存接口电路，N0R型闪存 接口电路直接控制N0R型闪存芯片的信息的读取，然后将读到的数据中从NOR型闪存存储芯片传递到控制单元中的一个缓存区中；第三阶段，微处理器从缓存 区中读出数据。由于采用了四路独立的控制单元，而在每个控制单元内部有两个 独立的缓存区，接口电路根据微处理的控制信息流水地控制不同控制单元或者同 一控制单元的不同缓冲区进行读操作，在整个存储系统各控制单元之间以及单个 控制单元的两个缓存区之间形成了两个层次的流水线并行操作结构，从而弥补了控制单元读取数据和微处理请求数据之间的速度差异，达到了提高存储系统读取 数据速度的目的。与现有技术相比，本发明包括如下有益效果在嵌入式系统中应用本发明提 出的存储系统方案，由于本系统采取了四路控制单元潜在的并行性，形成了一个 流水线结构，同时在控制单元的内部使用两个独立的缓存区，从而可以在每个控 制单元内部实现流水线的读操作。通过仿真测试，使用本发明提出的嵌入式NOR 型闪存存储系统，与直接从NOR型闪存芯片中读取数据相比较，速度平均提高了 146%，这就达到从N0R型闪存芯片中读取数据加速的目的。
图l为本发明的结构框图；图2为NOR型闪存芯片读数据时序图；图3为本发明的控制单元结构图；图4为本发明的同一控制单元中两个缓存区同时进行读操作的时序图；图5为本发明中4片N0R型闪存芯片的地址空间；图6为以顺序地址访问本发明系统的流程图；图7为以非顺序地址访问本发明系统的流程图。
具体实施方式
下面结合附图对本发明的实施例作详细说明本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护 范围不限于下述的实施例。如图1所示，本实施例包括接口电路、四个控制单元，四个控制单元结构 完全相同，并相互独立，四个控制单元均通过接口电路与微处理器相连，四个控 制单元，分别为0号控制单元、l号控制单元、2号控制单元、3号控制单元。如图3所示，所述控制单元，包括控制逻辑电路、NOR型闪存接口电路、第一缓存区、第二缓存区、N0R型闪存芯片，控制逻辑电路接收外部微处理器的 接口电路的控制信号，产生控制信号并传递给NOR型闪存接口电路；N0R型闪存 接口电路根据这些控制信号及N0R型闪存的读写时序，直接对NOR型闪存芯片进 行控制；第一缓存区、第二缓存区对从NOR型闪存芯片中读取的数据缓存，然后 传递给外部接口电路，两个缓存区相互独立， 一个缓存区从NOR型闪存芯片读取 数据的时候，另外一个缓存区进行下一个数据的读取，而不必等待前一个数据读 取完成。所述N0R型闪存芯片的型号为三星公司(SAMSUNG)的K8D1716UTB NOR型闪存 芯片，具体是一种2MX8比特的双体闪存存储芯片。所述缓存区使用的双口随机存储器(DPRAM)型号为ATMEL公司的UA1E双口随 机存储器，其存储容量为128K字节。如图2所示，所述控制单元，其负责进行NOR型闪存读操作，包括如下三个 阶段第一阶段，通过接口单元接收微处理器的读控制信号；第二阶段，控制逻辑电路将读控制信号传递给NOR型闪存接口电路，N0R型 闪存接口电路直接控制N0R型闪存芯片的信息的读取，然后将读到的数据中从 NOR型闪存存储芯片传递到控制单元中的一个缓存区中；第三阶段，微处理器从缓存区中读出数据。本实施例系统采用交叉地址映射方式，如图5所示，0号控制单元所控制的 N0R型闪存芯片中每个字的地址对4取模都是0， 1号控制单元所控制的NOR型 闪存芯片中每个字的地址对4取模都是1， 2号控制单元所控制的NOR型闪存芯 片中每个字的地址对4取模都是2， 3号控制单元所控制的NOR型闪存芯片中每 个字的地址对4取模都是3。如图4所示，在单个控制单元内部使用两个独立的缓存区实现流水线的读操 作，可以有效地提高读取数据的速度。第一缓存器读取地址1的阶段2、阶段3 的信息，第二缓存器同时读取地址2的阶段2和阶段3。下面为两种地址方式访问本实施例系统的情况。1.以顺序地址访问本实施例系统的情况一般地，当本实施例系统用来存储程序代码时，为按地址顺序访问。如图6所示，微处理器向本实施例系统发出连续读取地址0到地址6的请求， 即读取数据的地址顺序为0, 1， 2， 3， 4， 5， 6。 N0R型闪存存储系统根据地 址控制四个不同的控制单元中读取数据。由图中可以看出，由于4路控制单元可 以并行地从各自的NOR型闪存芯片中读取数据，因此从整体来看，数据读取的速 度提高了4倍。2.以非顺序地址访问本实施例系统的情况当N0R型闪存存储系统所存储的程序代码在执行过程中发生跳转即不是按 照顺序执行的时候，将不能按照图6的情况轮流从4路控制单元中读取数据，从 而无法达到最佳的读取效率。例如，图7所示，NOR型闪存存储系统的读取地址 依次为0， 1， 2， 6， 7， 8…。由于地址2与地址6位于同一个N0R型闪存芯片 中，因此不能在接收到地址6后立即开始数据的读取。此时可以利用一个控制单 元内两个缓存区的结构，不必等待地址2的数据读取结束，便可以开始地址6 数据的读取，这也能够在一定程度上加快非顺序访问N0R型闪存存储系统的速 度。
权利要求
1、一种基于多路流水控制单元的嵌入式NOR型闪存存储系统，其特征在于，包括接口电路、四个控制单元，四个控制单元结构完全相同，并相互独立，四个控制单元均通过接口电路与微处理器相连；所述控制单元，包括控制逻辑电路、NOR型闪存接口电路、两个缓存区、NOR型闪存芯片，控制逻辑电路接收外部微处理器的接口电路的控制信号，产生控制信号并传递给NOR型闪存接口电路；NOR型闪存接口电路根据这些控制信号及NOR型闪存的读写时序，直接对NOR型闪存芯片进行控制；缓存区对从NOR型闪存中读取的数据缓存，然后传递给外部接口电路，两个缓存区相互独立，一个缓存区从NOR型闪存芯片读取数据的时候，另外一个缓存区同时进行下一个数据的读取。
2、 根据权利要求1所述的基于多路流水控制单元的嵌入式NOR型闪存存储 系统，其特征是，所述控制逻辑电路，负责从微处理器接收读写操作的命令，并 且通过NOR型闪存接口电路控制NOR型闪存芯片与缓存区之间进行数据的传输。
3、 根据权利要求1所述的基于多路流水控制单元的嵌入式NOR型闪存存储 系统，其特征是，所述缓存区与外部数据接口和NOR型闪存芯片接口相连。
4、 根据权利要求1或3所述的基于多路流水控制单元的嵌入式NOR型闪存 存储系统，其特征是，所述缓存区为双口随机存储器。
5、 根据权利要求1或3所述的基于多路流水控制单元的嵌入式NOR型闪存 存储系统，其特征是，所述缓存区，其存储量大小与NOR型闪存芯片按照页模式 读取时一次读取的数据量相同。
6、 根据权利要求1所述的基于多路流水控制单元的嵌入式NOR型闪存存储 系统，其特征是，所述的NOR型闪存芯片，通过32位的接口单元与缓存区相连。
全文摘要
一种嵌入式系统技术领域的基于多路流水控制单元的嵌入式NOR型闪存存储系统，包括四个结构完全相同并相互独立的控制单元，四个控制单元均通过接口电路与微处理器相连，控制单元中，控制逻辑电路接收外部微处理器的接口电路的控制信号，产生控制信号并传递给NOR型闪存接口电路；NOR型闪存接口电路根据这些控制信号及NOR型闪存的读写时序，直接对NOR型闪存芯片进行控制；缓存区对从NOR型闪存芯片中读取的数据缓存，然后传递给外部接口电路，两个缓存区相互独立，一个缓存区从NOR型闪存芯片读取数据的时候，另外一个缓存区进行下一个数据的读取，不必等待前一个数据读取完成。本发明可以在每个控制单元内部实现流水线的读操作。
文档编号G11C7/10GK101246737SQ200810034558
公开日2008年8月20日 申请日期2008年3月13日 优先权日2008年3月13日
发明者欣 于, 刘文江, 戎蒙恬, 王子维, 王永栋 申请人:上海交通大学