用于在存储器阵列中减少泄漏电流的方法及设备的制作方法

专利名称：用于在存储器阵列中减少泄漏电流的方法及设备的制作方法
技术领域：
本发明大体上涉及电子器件，且更具体地说，涉及用于在存储器阵列中减少泄漏电 流的技术。
背景技术：
集成电路(IC)制造技术持续地改进，且因而，晶体管的尺寸持续縮小。这使得较
多晶体管及较多复杂电路能够被制造于ic裸片上，或替代地，较小裸片能够用于给定
电路。较小晶体管尺寸还支持较快操作速度且提供其它利益。
对于广泛用于数字电路及一些模拟电路的互补金属氧化物半导体(CMOS)技术来 说，缩小晶体管尺寸的主要问题是泄漏电流。较小晶体管几何形状导致较高电场(E场)， 其向晶体管施加应力且造成氧化物分解。为了降低E场，常常针对较小几何形状的晶体 管使用较低电源电压。遗憾的是，较低电源电压还增加晶体管的延迟，这对于高速度电 路来说是不合需要的。为了减少延迟且改进操作速度，降低晶体管的阈值电压(Vt)。 闳值电压是晶体管接通所在的电压。然而，较低阈值电压及较小晶体管几何形状导致较 高泄漏电流，所述泄漏电流是在晶体管被切断时穿过所述晶体管的电流。
随着CMOS技术按比例变小，泄漏电流越来越成问题。这是因为泄漏电流相对于晶 体管尺寸的减小以高比率增加。此外，泄漏电流是例如蜂窝式电话、个人数字助理 (PDA)、膝上型计算机等便携式装置的主要问题。泄漏电流消耗电池电力且减少使用电 池的便携式装置的待机时间。
在不牺牲过多性能的情况下减少泄漏电流是CMOS设计的主要挑战，尤其是随着IC 技术按比例变小。泄漏电流减少对于通常在许多电子装置中使用的存储器阵列来说是尤 其具挑战性的。存储器阵列具有许多行及许多列存储器单元以存储数据且可能具有许多 泄漏电流路径。应处理每一泄漏电流路径以便实现存储器阵列的低泄漏电流。

发明内容
本文描述用于在存储器阵列中减少泄漏电流的技术。存储器阵列包含多行及多列存储器单元。位线耦合到所述列存储器单元，且字线耦合到所述行存储器单元。位线在存 储器阵列的休眠模式期间具有与电源断开的路径且浮动。可通过切断耦合于电源与位线 之间的所有晶体管而使位线浮动。
位线可耦合到(i)用以在每一读取或写入操作之前将位线预充电为逻辑高的预充 电电路；(ii)用以将所述位线耦合到读出放大器以用于读取操作的通过晶体管；以及(iii) 用以驱动所述位线以用于写入操作的驱动器中的上拉晶体管。预充电电路、通过晶体管 及上拉晶体管可全部在休眠模式期间被切断。字线可在休眠模式期间被设定为预定逻辑 电平以使存储器-争元与位线断开。例如，如果不需要由存储器单元进行数据保持，则可 在休眠模式期间经由至少一个前端开关使存储器单元与电源断开。
在下文进一步详细描述本发明的各种方面及特征。


图l展示存储器装置的框图。
图2及图3展示存储器阵列及输入/输出(I/O)电路的两个设计的示意图。
图4展示字线驱动器的示意图。
图5展示用于将存储器阵列置于休眠模式中的过程。
图6展示无线装置的框图。
具体实施例方式
本文描述用于在存储器阵列中减少泄漏电流的技术。存储器阵列可用于随机存取存 储器(RAM)、静态RAM (SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、 视频RAM (VRAM)、同步图形RAM (SGRAM)、只读存储器(ROM)、快闪存储器等。 存储器阵列可为独立存储器装置的部分或可嵌入于其它装置(例如，处理器)内。
图1展示具有低泄漏电流的存储器装置100的设计的框图。存储器装置100包括地 址锁存器110、地址解码器及字线驱动器120、存储器阵列150、控制信号产生器160及 I/O电路170。存储器阵列150还称为核心阵列。
存储器阵列150包括M行及N列存储器单元152，其中M及N各自可为任何值。 存储器单元为可存储数据值的电路且可以各种电路设计来实施。所述M行存储器单元是 经由M条字线WL1到WLM来选择的。所述N列存储器单元耦合到N条差分位线BL1 及BLlb至U BLN及BLNb。地址锁存器110接收待存取的存储器单元或存储器单元块的地址且锁存所述地址。 地址解码器120接收所锁存的地址且可基于所接收的地址而产生行地址。地址解码器120 可接着对行地址执行预解码且提供指示待激活或断言的特定字线的经预解码的信号。字 线驱动器120接收经预解码的信号且如经预解码的信号所指示驱动特定字线，使得可存 取所要行的存储器单元。
I/O电路170包括用于从存储器单元152读取数据且向存储器单元写入数据的各种 电路。举例来说，I/O电路170包括用于每一差分位线的读出放大器及数据输出缓冲器 以从耦合到所述位线的存储器单元读取数据。I/O电路170进一步包括用于每一差分位 线的数据锁存器及数据输入驱动器以向耦合到所述位线的存储器单元写入数据。
控制信号产生器160接收外部时钟信号CLK且产生用以控制存储器装置100的操 作的控制信号。举例来说，产生器160可产生用于读取及写入操作的控制信号。
存储器装置100可用深亚微米CMOS工艺来制造。存储器装置IOO的泄漏电流可来 自以下源
存储器阵列150-包括存储器单元及位线，以及
外围电路-包括除存储器阵列150之外的电路，例如控制信号产生器160、 I/O电 路170等。
经由外围电路的泄漏电流可以若干方式来减轻。在一个设计中，可以(i)用于需要 高性能的区段的低Vt晶体管及(ii)用于需要低泄漏电流且不需要高性能的区段的高 Vt晶体管两者来实施。在另一设计中，低Vt晶体管可用于外围电路且高Vt晶体管可用 作后端开关来使外围电路与电路接地连接或断开。在功能/操作模式中，后端开关可被接 通，且外围电路可以正常方式操作。在休眠模式中，后端开关可被切断，且通过外围电 路的泄漏电流可能受通过后端开关的泄漏电流限制。高Vt晶体管可用于后端开关以减 少经由外围电路的泄漏电流。
经由存储器阵列150的泄漏电流也可以若干方式来减轻。第一，存储器单元的电源 可在休眠模式期间与前端开关断开，这可减少通过存储器单元的泄漏电流。第二，可通 过在休眠模式期间使位线浮动而减少经由位线通过存储器单元的泄漏电流，如下文所描 述。
一般来说，前端开关及/或后端开关可用于给定电路以减少泄漏电流。可能需要将前 端开关用于存储器阵列150来改进性能。下拉强度是读取/写入性能的重要因素。在存储 器单元内添加与下拉晶体管串联的后端开关可能影响下拉强度且影响性能。前端开关可
用于存储器阵列以便最小化对下拉强度的影响。可能需要将后端开关用于外围电路，因为后端开关可用比前端开关小的IC裸片区域来实施。 一般来说，前端开关或后端开关或两者可用于存储器阵列150。前端开关或后端开关或两者还可用于外围电路。为清晰起见，以下描述假设前端开关用于存储器阵列150且后端开关用于外围电路。
图2展示存储器阵列150a及I/0电路170a的示意图，其分别为图1中的存储器阵列150及I/O电路170的一个设计。为清晰起见，图2中仅展示一个存储器单元152、—个字线WLm以及一个差分位线BLx及BLxb，其中me卩，...，M)且xe {1，...， N}。同样为清晰起见，图2中展示用于仅一个位线的读取/写入电路。
在图2展示的设计中，P沟道场效应晶体管(P-FET) 210用作用于存储器单元152的前端开关。P-FET 210使其栅极接收休眠信号SLP1，其漏极耦合到电源Vddx,且其源极向存储器单元152提供电源电压Vddc。当存储器装置00处于功能模式中时，SLP1信号处于逻辑低。在休眠模式中，可将SLP1信号设定为逻辑低以保持存储于存储器单元152中的数据或设定为逻辑高以减少通过存储器单元152的泄漏电流。P-FET 210可因此在功能模式期间被接通，且可在休眠模式期间依据是否需要由存储器单元152进行数据保持而被接通或切断。 一般来说，存储器阵列150a可包括任何数目的前端开关，例如， 一个前端开关用于整个存储器阵列， 一个前端开关用于每一列存储器单元， 一个前端开关用于每一行存储器单元， 一个前端开关用于每一存储器单元， 一个前端开关用于每一群组存储器单元，等等。前端开关可用高Vt晶体管来实施以实现低泄漏电流。
在图2展示的设计中，对于每一位线，I/O电路170a包括预充电电路220、读取/写入多路复用器(Mux) 230、写入电路240及读取电路250。预充电电路220在每一读取及写入操作之前将线BLx及BLxb预充电到逻辑高。多路复用器230将线BLx及BLxb耦合到写入电路240用于写入操作且耦合到读取电路250用于读取操作。对于写入操作，写入电路240驱动线BLx及BLxb以向选定存储器单元152写入输入数据值Din。对于读取操作，读取电路250放大由选定存储器单元驱动的线BLx与BLxb之间的电压差。读取电路250接着检测经放大电压的逻辑值(例如，低或高)且提供所检测的逻辑值。
预充电电路220包括分别用于线BLx及BLxb的两个预充电P-FET 222a及222b，以及均衡P-FET224。 P-FET222a及222b使其栅极耦合到一起且耦合到预充电信号，其源极耦合到Vddx电源，且其漏极分别耦合到线BLx及BLxb。 P-FET 224使其栅极耦合到预充电信号，其源极耦合到线BLx，且其漏极耦合到线BLxb。在预充电操作之前，—个线(BLx或BLxb)处于逻辑低且另一个线(BLxb或BLx)处于逻辑高。P-FET 224在预充电操作期间将线BLx及BLxb连接到一起且允许P-FET 222a及222b两者将处于逻辑低的线朝向逻辑高上拉。多路复用器230包括N-FET 232a及232b以及P-FET 234a及234b。 N-FET 232a及 232b使其栅极耦合到一起且耦合到写入信号ZW，其漏极分别耦合到线BLx及BLxb， 且其源极耦合到写入电路240。P-FET 234a及234b使其栅极耦合到一起且耦合到读取信 号ZR，其源极分别耦合到线BLx及BLxb，且其漏极耦合到读取电路250。
对于写入操作，ZW信号在某个持续时间内处于逻辑高，且N-FET 232a及232b被 接通且将线BLx及BLxb耦合到写入电路240。 ZR信号在整个写入操作中处于逻辑高， 且P-FET 234a及234b被切断且将读取电路250与线BLx及BLxb隔离。线BLx及BLxb 最初被预充电为逻辑高，且线BLx或BLxb此后被拉到逻辑低以向存储器单元152进行 写入。N-FET 232a及232b在传递逻辑低/零方面优于P-FET。
对于读取操作，ZR信号在某个持续时间内处于逻辑低，且P-FET 234a及234b被接 通且将线BLx及BLxb耦合到读取电路250。 ZW信号在整个读取操作中处于逻辑低， 且N-FET 232a及232b被切断且将写入电路240与线BLx及BLxb隔离。线BLx及BLxb 最初被预充电为相同高电压且此后由选定存储器单元152拉开。P-FET 234a及234b于 在线BLx或BLxb上传递高电压或逻辑一方面优于N-FET。
写入电路240包括分别用于线BLx及BLxb的驱动器242a及242b、写入驱动器逻 辑248以及用作后端开关的N-FET 249。每一驱动器242包括以堆叠配置与N-FET 246 耦合的P-FET 244。 N-FET 246a使其源极耦合到虚拟接地Vssp,其栅极从逻辑248接收 控制信号Vnl，且其漏极耦合到P-FET 244a的漏极。P-FET 244a使其栅极从逻辑248 接收控制信号Vpl，且其源极耦合到Vddx电源。FET 244b及246b以与FET 244a及244b 相同的方式耦合且从逻辑248分别接收控制信号Vp2及Vn2。 FET 244a及246a的漏极 耦合到线BLx，且FET 244b及246b的漏极耦合到线BLxb。 N-FET 249使其源极耦合到 电路接地，其栅极接收SLP2信号，且其漏极提供虚拟接地Vssp。 SLP2信号在功能模 式期间处于逻辑高且在休眠模式期间处于逻辑低，这与SLP1信号相反。N-FET 249可 用高Vt晶体管来实施以实现低泄漏电流。逻辑248接收Din数据及SLP2信号，且产生 分别用于FET 244a及246a的Vpl及Vnl信号以及分别用于FET 244b及246b的Vp2 及Vn2信号。
读取电路250包括预充电电路252及读出放大器(Amp) 254。预充电电路252在 每一读取操作之前将读出放大器254的输入预充电到逻辑高。预充电电路252可用以与 预充电电路220相同的方式耦合的三个P-FET来实施。读出放大器254感测线BLx与 BLxb之间的电压差且提供所检测的逻辑值。
控制信号产生器160可耦合到用N-FET 260实施的后端开关。N-FET260使其源极
10耦合到电路接地，其栅极接收SLP2信号，且其漏极向产生器160提供虚拟接地Vssp。 产生器160可产生各种控制信号，例如用于N-FET 232a及232b的ZW信号、用于P-FET 234a及234b的ZR信号、用于写入操作的数据输入驱动器时钟(WCLK)信号以及用于 读取操作的读出放大器启用(SEN)信号。
控制信号产生器160可经由用N-FET260实施的后端开关来接通或切断。在休眠模 式期间，N-FET260可被切断，虚拟接地Vssp可在Vddx电源与电路接地之间浮动，且 来自产生器160的控制信号可缓慢地朝向Vddx电源上升。因此，依赖其控制信号处于 逻辑低而切断的电路可能在休眠模式期间不接收逻辑低。举例来说，N-FET 232a及232b 依赖ZW信号处于逻辑低而切断。由于ZW信号可在休眠模式期间在Vddx与电路接地 之间浮动，所以N-FET 232a及232b可在休眠模式期间浮动。
如图2中所展示，前端开关可用于存储器阵列150中的存储器单元152。后端开关 可用于例如写入电路240、控制信号产生器160等外围电路。
如图2中还展示，可能存在经由位线BLx及BLxb通过存储器单元152的若干泄漏 电流路径。第一泄漏电流路径可经由位线来自预充电电路220且通过存储器单元152。 第二泄漏电流路径可经由位线来自驱动器242a及242b且通过存储器单元152。第三泄 漏电流路径可经由位线来自预充电电路252且通过存储器单元152。在休眠模式期间可 通过使位线浮动而使所有这些泄漏电流路径断开。
表1列出针对图2中展示的设计的执行以使位线BLx及BLxb浮动的动作。
表1
动作控制信号设定
切断预充电电路220将预充电信号设定为逻辑高
切断多路复用器230中的P-FET 234a及234b将ZR信号设定为逻辑高
切断写入电路240中的P-FET 244a及244b将Vpl及Vp2信号设定为逻辑高
在功能模式期间，预充电电路220内的P-FET222a、 222b及224在每一读取或写入 操作之前被接通以将位线BLx及BLxb预充电为逻辑高。NAND门226接收PRE信号 及SLP2信号且产生用于P-FET 222a、 222b及224的预充电信号。PRE信号在每一读取 或写入操作中处于逻辑低且在其它时候处于逻辑高。在功能模式期间，SLP2信号处于 逻辑高，且预充电信号为PRE信号的反相信号。在休眠模式期间，SLP2信号处于逻辑 低，预充电信号处于逻辑高，且P-FET 222a、 222b及224由预充电信号上的逻辑高切断。 预充电电路220因此在休眠模式期间由预充电信号切断。 '
在功能模式期间，多路复用器230内的P-FET 234a及234b可被接通而用于读取操作且被切断而用于写入操作。在休眠模式期间，可通过在ZR信号上施加逻辑高而切断 P-FET 234a及234b。由于Vddx电源对于产生器160来说是可用的，所以即使当在休眠 模式中N-FET 260被切断时，产生器160也可能能够在ZR信号上产生逻辑高。由于在 休眠模式期间N-FET 234a及234b可被切断，所以可能没有必要切断预充电电路252。 尽管如此，预充电电路252可在休眠模式期间被切断以进 一 步减少泄漏电流。
在功能模式期间，多路复用器230内的N-FET 232a及232b可被接通而用于写入操 作且被切断而用于读取操作。写入电路240内的P-FET 244a及244b可在写入循环的预 充电阶段期间被接通以将线BLx及BLxb拉到逻辑高。在写入循环的写入阶段期间，驱 动器242a依据Din值而将线BLx驱动为逻辑低或高，且驱动器242b依据Din值而将线 BLxb驱动为逻辑高或低。在休眠模式期间，N-FET 232a及232b可浮动，因为在N-FET 260被切断的情况下对于ZW信号来说逻辑低是不可实现的。写入电路240内的P-FET 244a及244b可在休眠模式期间被切断以确保没有从驱动器242a及242b经由位线BLx 及BLxb通过存储器单元152的泄漏电流路径。由于Vddx电源对于逻辑248来说是可 用的，所以即使当在休眠模式中N-FET 249被切断时，逻辑248也可能能够在用于P-FET 244a及244b的Vpl及Vp2信号上分别产生逻辑高。
图3展示存储器阵列150b及I/O电路170b的示意图，其分别为图1中的存储器阵 列150及I/O电路170的另一设计。为清晰起见，图3中仅展示一个存储器单元152、 一个字线WLm、 一个差分位线BLx及BLxb以及用于一个位线的读取/写入电路。
在图3展示的设计中，P-FET 210用作用于存储器单元152的前端开关。存储器单 元152包括一对交叉耦合的反相器312a及312b以及一对用作通过晶体管的N-FET 318a 及318b。每一反相器312用P-FET 314及N-FET 316来形成。N-FET 316使其源极耦合 到电路接地，其栅极耦合到P-FET314的栅极，且其漏极耦合到P-FET314的漏极。P-FET 314使其源极耦合到Vddc电源。反相器312a使其输出耦合到节点A且其输入耦合到节 点B。反相器312b使其输出耦合到节点B且其输入耦合到节点A。 N-FET 318a使其漏 极耦合到节点A，其栅极耦合到字线WLm，且其源极耦合到线BLx。 N-FET 318b使其 漏极耦合到节点B，其栅极耦合到字线WLm，且其源极耦合到线BLxb。
反相器312a及312b经由正反馈存储数据值。如果存储器单元152存储逻辑高("l"), 则节点A处于逻辑高且节点B处于逻辑低。如果存储器单元152存储逻辑低("0")，则 节点A处于逻辑低且节点B处于逻辑高。对于存储器读取，线BLx及BLxb最初由预 充电电路220预充电为逻辑高，接着字线WLm被断言为逻辑高，且N-FET 318a及318b 被接通。如果存储器单元152存储逻辑高，则线BLx由反相器312a经由N-FET 318a充电，且线BLxb由反相器312b经由N-FET318b放电。如果存储器单元152存储逻辑低， 则为相反情况。
对于存储器写入，线BLx及BLxb最初由预充电电路220预充电为逻辑高，接着字 线WLm被断言为逻辑高，且N-FET318a及318b被接通。为了向存储器单元152写入 逻辑高("r')，线BLx被驱动为高且经由N-FET318a强制节点A为逻辑高，且线BLx 被驱动为低且经由N-FET 318b强制节点B为逻辑低。当向存储器单元152写入逻辑低 时，具有相反情况。
在休眠模式期间，P-FET210可被切断，且Vddc电源电压接着可下降到中间电压， 所述中间电压由通过P-FET210的泄漏电流及通过耦合到P-FET210的所有存储器单元 的泄漏电流确定。反相器312a及312b可通过使字线WLm为逻辑低(其接着将切断 N-FET318a及318b)而与位线BLx及BLxb隔离。
I/O电路170b包括用于每一位线的预充电电路220、多路复用器230、写入电路240 及读取电路250。写入电路240包括分别用于线BLx及BLxb的驱动器242a及242b、 写入驱动器逻辑248以及N-FET 249。在逻辑248内，反相器340接收Din数据且提供 经反相的Din。 NAND门342a在两个输入处接收反相器340的输出及WCLK信号且提 供所锁存的Din。 NAND门342b在两个输入处接收Din数据及WCLK信号且提供所锁 存的经反相Din。 NAND门344a在两个输入处接收NAND门342a的输出及SLP2信号 且提供用于P-FET 244a的Vpl信号。反相器346a接收NAND门342a的输出且提供用 于N-FET 246a的Vnl信号。NAND门344b在两个输入处接收NAND门342b的输出及 SLP2信号且提供用于P-FET 244b的Vp2信号。反相器346b接收NAND门342b的输 出且提供用于N-FET 246b的Vn2信号。
在功能模式期间，SLP2信号处于逻辑高，NAND门342a提供所锁存的Din，如果 Din为逻辑高，则NAND门344a接通P-FET 244a以上拉线BLx，且如果Din为逻辑低， 则反相器346a接通N-FET 246a以下拉线BLx。NAND门342b提供所锁存的经反相Din, 如果Din为逻辑低，则NAND门344b接通P-FET 244b以上拉线BLxb,且如果Din为 逻辑高，则反相器346b接通N-FET 246b以下拉线BLxb。在休眠模式期间，SLP2信号 处于逻辑低，来自NAND门344a的Vpl信号处于逻辑高，且P-FET 244a被切断。来自 NAND门344b的Vp2信号也处于逻辑高，且P-FET 244b也被切断。NAND门344a及 334b因此在休眠模式期间切断P-FET 244a及244b，且使得P-FET 224a及244b能够在 功能模式期间被接通或切断。N-FET 246a及246b、反相器340、 346a及346b以及NAND 门342a、 342b、 344a及344b在休眠模式期间全部耦合到来自N-FET 249的虚拟接地
13Vssp且因此浮动。
图4展示图1中的字线驱动器120内的驱动器电路410的设计的示意图。驱动器电 路410驱动图2及图3中的字线WLm。在驱动器电路410内，字线驱动器412接收经 预解码的信号且在由所述经预解码的信号选择时驱动字线WLm。 P-FET414实施用于字 线驱动器412的前端开关。字线驱动器412可包括多个级，后端开关可用于除最终/输出 级以外的所有级，且前端开关可用于最终/输出级。N-FET416实施下拉晶体管且使其源 极耦合到电路接地，其栅极接收SLP2b信号，且其漏极耦合到字线WLm。 SLP2b信号 为SLP2信号的经反相版本。在功能模式期间，SLP2b信号处于逻辑低，前端开关P-FET 414被接通，且下拉N-FET 416被切断。在休眠模式期间，SLP2b信号处于逻辑高，前 端开关P-FET414被切断，且下拉N-FET416被接通且将字线WLm拉为逻辑低。
图2、图3及图4展示存储器装置100内的各种块的特定设计。在一个设计中，前 端开关及/或后端开关可用于存储器阵列150以在休眠模式期间减少泄漏电流。在此设计 中，存储器阵列150中的存储器单元可用低Vt晶体管来实施以实现高性能，且前端开 关及/或后端开关可用以减少泄漏电流。在另一设计中，存储器阵列150可直接耦合于 Vddx电源与电路接地之间，而不使用前端开关或后端开关。在此设计中，存储器阵列 150中的存储器单元可用高Vt晶体管来实施以减少泄漏电流。在所述两种设计中，可在 休眠模式期间将字线维持于逻辑低，以便在休眠模式期间减少通过存储器单元的泄漏电 流。
在一个设计中，预充电电路220可直接地耦合到Vddx电源，例如，如图2及图3 中所展示。在此设计中，预充电电路220内的P-FET222a、 222b及224可在休眠模式期 间通过在预充电信号上施加逻辑高而切断。在另一设计中，预充电电路220可经由前端 开关耦合到Vddx电源，所述前端开关可以与P-FET 210相同的方式来实施。在此设计 中，用于预充电电路220的前端开关可在休眠模式期间被切断，且预充电信号可处于任 何逻辑电平。
在一个设计中，多路复用器230内的N-FET234a及234b在休眠模式期间被切断， 如上文所描述。在另一设计中，预充电电路252可例如以与预充电电路220相同的方式 在休眠模式期间被切断。
在休眠模式期间被切断的FET (例如，预充电电路220内的P-FET 222a、 222b及 224、多路复用器230内的P-FET 234a及234b以及写入电路240内的P-FET 244a及244b ) 可以一方式实施以减少泄漏电流。举例来说，如果不要求快速操作速度，则这些FET可 用高Vt晶体管来实施。替代或另外地，这些FET可以较长长度实施以减少泄漏电流。图5展示用于将存储器阵列置于休眠模式中的过程500的设计。存储器阵列包含多 行及多列存储器单元。多个位线耦合到所述多列存储器单元，且多个字线耦合到所述多 行存储器单元。位线在存储器阵列的休眠模式期间具有与电源断开的路径且浮动。这可 通过在休眠模式期间切断耦合于电源与位线之间的所有晶体管而实现。
可在休眠模式期间切断耦合于电源与存储器阵列之间的至少一个前端开关及/或耦 合于存储器阵列与电路接地之间的至少一个后端开关(框512)。可在休眠模式期间切断 用于所述多个位线的多个预充电电路(框514)。可在休眠模式期间切断用以将所述多个 位线耦合到多个读出放大器以用于读取操作的多个通过晶体管(例如，P-FET 234a及 234b)(框516)。还可在休眠模式期间切断用以驱动所述多个位线以用于写入操作的多 个驱动器中的上拉晶体管(例如，P-FET244a及244b)(框518)。可将字线设定为预定 逻辑电平(例如，逻辑低)以在休眠模式期间使存储器单元与所述多个位线断开(框520)。
一个或一个以上控制电路或逻辑(例如，产生器160、 NAND门226及逻辑248) 可用以产生用于预充电电路、用于读取操作的通过晶体管及用于写入操作的上拉晶体管 的控制信号。控制电路或逻辑可经由一个或一个以上后端开关耦合到电路接地且可在休 眠模式期间为控制信号提供逻辑高。
本文描述的技术及存储器阵列可用于例如无线通信、计算、网络连接、个人电子器 件等各种应用。存储器阵列可实施于独立存储器装置中或嵌入于处理器、数字信号处理 器(DSP)、精简指令集计算机(RISC)处理器、高级RISC机器(ARM)处理器、图 形处理器、图形处理单元(GPU)、控制器、微处理器等内。下文描述用于无线通信装 置的存储器阵列的示范性使用。
图6展示无线通信系统中的无线装置600的框图。无线装置600可为蜂窝式电话、 终端、手持机、PDA、无线调制解调器等。无线通信系统可为码分多址(CDMA)系统、 全球移动通信系统(GSM)系统等。
无线装置600能够提供经由接收路径及发射路径的双向通信。在接收路径中，由基 站发射的信号由天线612接收且提供到接收器(RCVR) 614。接收器614对所接收信号 进行调节并使其数字化且将样本提供到数字区段620以用于进一步处理。在发射路径上， 发射器(TMTR) 616从数字区段620接收待发射的数据，处理并调节所述数据，且产 生经调制信号，所述经调制信号经由天线612发射到基站。
数字区段620包括各种处理、接口及存储器单元，例如调制解调器处理器622、视 频处理器624、控制器/处理器626、显示处理器628、 ARM/DSP632、图形处理器634、 内部存储器636以及外部总线接口 (EBI) 638。调制解调器处理器622执行用于数据发射及接收的处理，例如编码、调制、解调及解码。视频处理器624对用于例如摄像机、 视频重放及视频会议等视频应用的视频内容(例如，静态图像、移动视频和移动文本) 执行处理。控制器/处理器626可指导数字区段620内的各种单元的操作。显示处理器 628执行处理以促进视频、图形及文本在显示单元630上的显示。ARM/DSP 632可执行 用于无线装置600的各种类型的处理。图形处理器634执行例如用于图形、视频游戏等 的图形处理。内部存储器636存储用于数字区段620内的各种单元的数据及/或指令。 EBI 638促进数据在数字区段620 (例如，内部存储器636)与主存储器640之间的传送。
处理器622到634中的每一者可包括可如上文所描述而实施的嵌入式存储器。内部 存储器636及主存储器640还可如上文所描述而实施。数字区段620可用一个或一个以 上专用集成电路(ASIC)及/或某其它类型的IC来实施。
本文描述的技术及存储器阵列可实施于各种硬件单元中，例如存储器IC、 ASIC、 DSP、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、 控制器、处理器及其它电子装置。硬件单元可以各种IC工艺技术来制造，例如CMOS、 N-MOS、 P-MOS、双极-CMOS (Bi-CMOS)、双极等。CMOS技术可在同一IC裸片上 制造N-FET及P-FET两者，而N-MOS技术仅可制造N-FET且P-MOS技术仅可制造 P-FET。硬件单元可用任何装置尺寸技术来制造，例如130纳米(nm)、 90nm、 65 nm、 30 nm等。
实施本文描述的技术的设备可为独立单元或可为装置的部分。所述装置可为(i) 独立IC; (ii)可包括用于存储数据及/或指令的存储器IC的一个或一个以上IC的集合； (iii)例如移动台调制解调器(MSM)等ASIC; (iv)可嵌入于其它装置内的模块；(V) 蜂窝式电话、无线装置、手持机或移动单元；(vi)等等。
提供本发明的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属领 域的技术人员将容易明白本发明的各种修改，且本文所界定的一般原理可在不脱离本发 明的精神或范围的情况下应用于其它变型。因此，本发明不希望限制于本文所描述的实 例及设计，而是应符合与本文所揭示的原理及新颖特征一致的最广范围。
权利要求
1.一种集成电路，其包含存储器阵列，其包含多行及多列存储器单元；以及多个位线，其耦合到所述多列存储器单元，所述位线在所述存储器阵列的休眠模式期间具有与电源断开的路径。
2. 根据权利要求l所述的集成电路，其进一步包含用于所述多个位线的多个预充电电路，所述预充电电路在所述休眠模式期间被切 断。
3. 根据权利要求2所述的集成电路，其进一步包含控制电路，其经配置以产生用于所述多个预充电电路的预充电信号，所述控制电 路经由后端开关耦合到电路接地且在所述休眠模式期间为所述预充电信号提供逻 辑高。
4. 根据权利要求l所述的集成电路，其进一步包含多个晶体管，其用于将所述多个位线耦合到多个读出放大器以用于读取操作，所述多个晶体管在所述休眠模式期间被切断。
5. 根据权利要求4所述的集成电路，其进一步包含控制信号产生器，其经配置以产生用于所述多个晶体管的控制信号，所述控制信 号产生器经由后端开关耦合到电路接地且在所述休眠模式期间为所述控制信号提 供逻辑高。
6. 根据权利要求l所述的集成电路，其进一步包含多个驱动器，其用于驱动所述多个位线以用于写入操作，所述驱动器具有在所述 休眠模式期间被切断的上拉晶体管。
7. 根据权利要求6所述的集成电路，其进一步包含控制逻辑，其经配置以产生用于所述多个驱动器中的所述上拉晶体管的控制信 号，所述控制逻辑经由后端开关耦合到电路接地且在所述休眠模式期间为所述控制信号提供逻辑高。
8. 根据权利要求l所述的集成电路，其进一步包含至少一个前端开关，其耦合于所述电源与所述存储器阵列之间，所述至少一个前端开关在所述休眠模式期间被接通或切断。
9. 根据权利要求l所述的集成电路，其进一步包含多个字线，其耦合到所述多行存储器单元，所述字线经配置以在所述休眠模式期间使所述存储器单元与所述多个位线断开。
10. 根据权利要求9所述的集成电路，其进一步包含驱动器电路，其经配置以在所述休眠模式期间将所述多个字线设定于预定逻辑电平以使所述存储器单元与所述多个位线断开。
11. 根据权利要求l所述的集成电路，其进一步包含多个晶体管，其耦合于所述电源与所述多个位线之间，所述晶体管在所述休眠模式期间被切断以使所述位线与所述电源断开。
12. 根据权利要求11所述的集成电路，其中所述多个晶体管以比所述存储器单元中的晶体管长的长度实施以当在所述休眠模式期间被切断时减少泄漏电流。
13. —种方法，其包含在功能模式期间经由多个位线从多列存储器单元读取数据；在所述功能模式期间经由所述多个位线向所述多列存储器单元写入数据；以及在休眠模式期间使所述多个位线与电源断开。
14. 根据权利要求13所述的方法，其中所述使所述多个位线断开包含在所述休眠模式期间切断用于所述多个位线的多个预充电电路。
15. 根据权利要求13所述的方法，其中所述使所述多个位线断开包含在所述休眠模式期间切断用以将所述多个位线耦合到多个读出放大器以用于读取操作的多个晶体管。
16. 根据权利要求13所述的方法，其中所述使所述多个位线断开包含在所述休眠模式期间切断用以驱动所述多个位线以用于写入操作的多个驱动器中的上拉晶体管。
17. 根据权利要求13所述的方法，其进一步包含在所述休眠模式期间使所述多列存储器单元与所述多个位线断开。
18. —种设备，其包含用于在功能模式期间经由多个位线从多列存储器单元读取数据的装置；用于在所述功能模式期间经由所述多个位线向所述多列存储器单元写入数据的装置；以及用于在休眠模式期间使所述多个位线与电源断开的装置。
19. 根据权利要求18所述的设备，其中所述用于使所述多个位线断开的装置包含用于在所述休眠模式期间切断用于所述多个位线的多个预充电电路的装置。
20. 根据权利要求18所述的设备，其中所述用于使所述多个位线断开的装置包含用于在所述休眠模式期间切断用以将所述多个位线耦合到多个读出放大器以用于读取操作的多个晶体管的装置。
21. 根据权利要求18所述的设备，其中所述用于使所述多个位线断开的装置包含用于在所述休眠模式期间切断用以驱动所述多个位线以用于写入操作的多个驱动器中的上拉晶体管的装置。
22. 根据权利要求18所述的设备，其进一步包含用于在所述休眠模式期间使所述多列存储器单元与所述多个位线断开的装置。
23. —种集成电路，其包含存储器阵列，其包含多个存储器单元；以及至少一个开关，其可操作以在所述存储器阵列的休眠模式期间使所述存储器阵列与电源或电路接地断开。
24. 根据权利要求23所述的集成电路，其中所述至少一个开关在所述休眠模式期间被接通以在所述休眠模式期间在所述多个存储器单元中保持数据，且在未选择数据保持的情况下被切断。
25. 根据权利要求23所述的集成电路，其进一步包含输入/输出(I/O)电路，其用于从所述多个存储器单元读取数据且用于向所述多个存储器单元写入数据，所述1/0电路电路在所述休眠模式期间由第一休眠信号切断，且所述至少一个开关在所述休眠模式期间由第二休眠信号接通或切断。
26. 根据权利要求23所述的集成电路，其中所述至少一个开关包含至少一个前端开关，其可操作以在所述休眠模式期间使所述存储器阵列与所述电源断开。
27. 根据权利要求23所述的集成电路，其中所述至少一个开关包含至少一个后端开关，其可操作以在所述休眠模式期间使所述存储器阵列与电路接地断开。
全文摘要
本发明描述用于在存储器阵列中减少泄漏电流的技术。存储器阵列具有多行及多列存储器单元。位线耦合到所述列存储器单元，且字线耦合到所述行存储器单元。所述位线在所述存储器阵列的休眠模式期间具有与电源断开的路径且浮动。所述位线可耦合到(i)用以在每一读取或写入操作之前对所述位线进行预充电的预充电电路；(ii)用以将所述位线耦合到读出放大器以用于读取操作的通过晶体管；以及(iii)用以驱动所述位线以用于写入操作的驱动器中的上拉晶体管。所述预充电电路、通过晶体管及上拉晶体管在所述休眠模式期间被切断。所述字线在所述休眠模式期间被设定到预定逻辑电平以使所述存储器单元与所述位线断开。
文档编号G11C7/00GK101681671SQ200880016350
公开日2010年3月24日 申请日期2008年5月16日 优先权日2007年5月18日
发明者郑昌镐, 楠 陈, 陈志勤 申请人:高通股份有限公司