用于节省存储器自刷新功率的系统、方法和装置的制作方法

专利名称：用于节省存储器自刷新功率的系统、方法和装置的制作方法
技术领域：
本发明的实施例总体上涉及集成电路的领域，并且更具体地说，涉及用于节省动 态随机存取存储器(DRAM)自刷新功率的系统、方法和装置。
背景技术：
存储器设备易于出现错误，例如瞬态错误(或软错误)。如果这些错误没有被正确 地处理，那么他们会引起计算系统发生故障。错误校验码(ECC)形式的冗余信息可以被用 于提高整体系统的可靠性。但是，冗余信息会增加存储器系统的存储需求，从而增加存储器 系统的成本。因此，通常仅在高端或重要业务系统中使用ECC。较低成本(或者不太重要) 的系统不使用ECC，并且提供适于它们的使用的一定程度的可靠性。在一些情况下，通过增加额外的存储器设备(例如，动态随机存取存储器(DRAM) 设备)来向系统增加额外的存储比特。例如，使用8个DRAM来存储数据的系统还可以使用 另外的DRAM来存储校验码。在其它情况下，额外的比特被存储在专门为在ECC系统中使用 而设计的变型DRAM中。例如，非ECC DRAM可以具有256M比特的容量和16个输出端。这 种DRAM的ECC变型可以具有288M比特的容量和18个输出端。在这两个例子中，ECC系统 具有比非ECC系统多12. 5%的存储容量。在ECC系统中使用不同的DRAM设备具有许多缺点。例如，与对DRAM设备的两个 (或更多个)变型进行设计、制造和编制目录相关联的成本会增加。此外，ECC变型DRAM设 备比它的非ECC对应物更大，所以更难于制造。将额外的比特增加到ECC变型DRAM中会降 低设备的成品率，并且因此增加了设备的成本。使用两个(或更多个)DRAM设备的变型的另 一个缺点是需要与DRAM设备相连接的存储器控制器支持另外的管脚(例如，ECC管脚)。 此外，ECC变型DRAM模块使用主板上的更多的空间，这是因为它的连接器比它的非ECC对 应物更大。在DRAM中的每个存储器单元是由单个晶体管和单个电容构成的，并且被称为动 态的，这是因为由于到周围单元和到基板的各种泄露电流路径的原因，它的数据会衰变并 且变得无效。为了保持单元中的数据有效，每个存储器单元被周期性地刷新。每次将DRAM 单元阵列中的数据从单元阵列读出到读出放大器并且随后重新写入到单元中时，都刷新 DRAM单元阵列中的数据。存储器控制器负责周期性地对存储器单元阵列执行刷新维护操作。存储器阵列的 每一行需要在该行中的数据衰变为无效状态之前被刷新。在低功率模式中，DRAM被置入自 刷新状态，其中，DRAM负责执行刷新。随着DRAM的密度增加，趋势将是存储器具有更多的 行，这继而会增加刷新开销和刷新功率。


在附图的图示中，通过举例而非通过限制的方式说明了本发明的实施例，其中，相 同的附图标记指示类似的元素。
图1是说明了根据本发明的实施例实现的计算系统的所选择的方面的高层框图。图2是说明了根据本发明的实施例实现的动态随机存取存储器(DRAM)的所选择 的方面的框图。图3是说明了根据本发明的实施例实现的动态随机存取存储器(DRAM)的所选择 的方面的框图。图4是说明了根据本发明的实施例的，在数据比特和错误校验比特之间的地址映 射的例子的示图。图5是说明了根据本发明的实施例的，用于在自刷新期间消除存储器中的错误的 片上错误校正逻辑的所选择的方面的框图。图6是说明了根据本发明的实施例的，当工作在自刷新状态时节省功率的所选择 的方面的流程图。
具体实施例方式本发明的实施例总体上涉及用于节省动态随机存取存储器(DRAM)自刷新功率的 系统、方法和装置。在一些实施例中，存储器设备包括至少一个分离存储体对，其具有第一 存储器存储体和第二存储器存储体。在错误校验模式中，数据比特可以被存储在所述存储 器存储体中的一个中，并且对应的错误校验比特被存储在另一个存储器存储体中。存储器 设备可以被配置用于使用例如寄存器比特(例如，模式寄存器组(MRS)寄存器比特)来支 持任一模式。存储器设备还可以包括错误校正逻辑。在一些实施例中，通过降低自刷新频率并且由此减小自刷新电流来减少由DRAM 消耗的功率。降低的自刷新频率会允许在DRAM中存储的数据中出现错误。如下文将进一 步描述的，在DRAM中存储的错误比特可以用于清洗数据并且改正错误。图1是说明了根据本发明的实施例实现的计算系统的所选择的方面的高层框图。 计算系统100包括请求器102、存储器控制器(或主机)110、存储器设备130和互连120。 存储器控制器110至少部分地控制在请求器102和存储器设备130之间的信息的传输。请 求器102可以是处理器(例如，中央处理单元和/或核心)、图形处理器、服务处理器、输 入/输出设备(例如，快速外设部件互连(PCI-E)设备)、存储器本身、或请求访问存储器的 系统100的任何其它元件。在一些实施例中，存储器控制器110与请求器102位于相同的 管芯上。在所说明的实施例中，存储器控制器110包括错误校验逻辑112、模式指示器114 和存储器设备寻址逻辑116。错误检查逻辑112使用冗余信息来保护数据以避免特定的故 障。在一些实施例中，错误检查逻辑112是错误校验码(ECC)。如下文进一步所讨论的，在一些实施例中，存储器设备130可以在错误校验模式 或非错误校验模式中工作。当在错误校验模式中工作时，存储器设备130存储数据比特和 对应的错误校验比特(例如，ECC比特)。当在非错误校验模式中工作时，存储器设备130 的(基本上)全部容量被用于存储数据比特。模式指示器114提供关于存储器设备130是 工作于错误校验模式还是工作于非错误校验模式的指示。在一些实施例中，模式指示器114 包括一个或多个寄存器比特。在一些实施例中，取决于是处于错误校验模式中还是处于非错误校验模式中，存储器设备130针对读/写数据应用不同的地址映射。例如，在错误校验模式中使用的地址 映射可以解决错误校验比特(例如，ECC比特)的映射。地址映射逻辑116使得存储器控 制器110能够知道由存储器设备130使用的地址映射。地址映射逻辑116可以是能够提供 许多存储器单元的地址映射的指示的任何逻辑。在一些实施例中，存储器控制器110包括自刷新频率控制逻辑118。如下文进一步 所描述的，控制逻辑118是可选元件，其可以动态地控制存储器设备130的自刷新频率。存 储器设备130可以向控制逻辑118提供关于在自刷新期间发生的错误的错误率和/或类型 的指示。然后，控制逻辑118可以增大或减小存储器设备130的自刷新频率。例如，如果发 生了太多的错误(或者特定类型的错误)，则控制逻辑118可以增大自刷新频率。类似地， 如果错误率低于系统可以容忍的错误率，则控制逻辑118可以降低自刷新频率。存储器设备130可以是包括动态随机存取存储器设备(或者，简单地说，DRAM)在 内的多种设备中的任意设备。存储器核心141可以被组织为一个或多个分离存储体对140。 分离存储体对是指一对存储器存储体，它们可以被配置为单个存储体或者被配置为两个分 离的存储体。在一些实施例中，分离存储体对中的每一个存储体具有其自己的行解码器和 列解码器。在一些实施例中，分离存储体对中的每一个存储体可以提供一页存储器。例如，存 储体OA提供页142并且存储体OB提供页144。“存储体”(bank)是指由存储器设备提供的 存储器单元的阵列。共同地，存储体142和144可以提供逻辑页146。术语“逻辑页”是指 两个或更多个物理存储体的逻辑组合。在一些实施例中，页142和144中的每一个提供1 千字节(K字节)的存储器，并且逻辑页146提供2K字节的净有效页大小。在所说明的实施例中，存储器设备130包括模式指示器132、刷新逻辑134、部分写 掩码136、和列地址生成逻辑138。模式指示器132提供关于存储器设备130是工作于错误 校验模式中还是非错误校验模式中的指示。在一些实施例中，模式指示器132包括诸如模 式寄存器组(MRS)这样的寄存器的一个或多个比特。刷新逻辑134提供用于使得存储器设 备130能够执行自刷新活动的逻辑。例如，刷新逻辑134可以包括振荡器、列地址计数器等。部分写掩码136为写入到存储器核心的数据提供写掩码。在一些实施例中，部分 写掩码136用于访问与存储器设备130中存储的数据相关联的错误校验比特。在一些实施 例中，列地址生成逻辑138为与存储器设备130中存储的数据相关联的错误校验比特生成 列地址信息。存储器设备130还可以包括片上(on-die)错误校正逻辑160。在一些实施例中， 当错误校正逻辑160工作于错误校验模式中时，它会提高存储器设备130的可靠性、可用性 和可服务性(RAS)。更具体地说，在一些实施例中，错误校正逻辑160使得存储器设备130 能够当自刷新速率被降低以节省功率时，消除在存储的数据中可能出现的错误。在一些实 施例中，错误校正逻辑160包括ECC计算逻辑和比较逻辑。该计算和比较逻辑使得设备能够 在本地为读数据计算ECC比特，并且能够将本地计算的ECC比特与所存储的ECC比特(或主 机生成的ECC比特)进行比较。如果本地计算的ECC比特不匹配主机生成的ECC比特，则 逻辑160可以校正检测到的错误。在一些实施例中，逻辑160实现海明码(Hamming code)。 在其它实施例中，可以使用不同的错误检测/校正码。图2是说明了根据本发明的实施例实现的、动态随机存取存储器(DRAM)的所选择的方面的框图。DRAM 200包括16个存储器存储体(OA到7B)或者8个分离存储体对(例如， 分离存储体对0Α、0Β)。在一些实施例中，DRAM 200可以被配置为x4/x8或者xl6的DRAM。 在x4/x8模式中，DRAM 200提供16个存储体(OA到7B)并且每个存储体向4或8个数据 (DQ)管脚提供32或64比特的数据。在xl6模式中，DRAM 200提供8个分离存储体对，其 向16个DQ管脚提供128比特的数据。在替代性实施例中，DRAM 200可以包括不同数量的 存储体，它们可以提供不同数量的比特。在一些实施例中，DRAM 200可以被配置用于工作在错误校验模式(例如，ECC模 式)或者非错误校验模式中。当工作在错误校验模式中时，DRAM 200通过将数据存储在分 离存储体的一个成员(例如，存储体OA)中并且将对应的错误校验比特(例如，ECC比特) 存储在分离存储体的另一个成员(例如，存储体0B)中，来充分利用其分离存储体架构。在 错误校验模式中选择的存储体对与用于实现xl6设备的存储体对相同，尽管在本发明的一 些实施例中，在x4/x8设备中实现错误校验模式。因此，在错误校验模式中，存储体资源(和 存储体组)的数量减少了一半并且页大小被有效地加倍到2K。图3是说明根据本发明的实施例的，在分离存储体对中存储数据比特和错误校验 比特的所选择的方面的框图。分离存储体对300包括存储体OA和存储体0B。在一些实施 例中，数据被存储在每个存储体中的多达N/M(例如，7/8)的单元中，并且对应的错误校验 比特被存储在分离存储体对300的另一个成员的最后1/M(例如，1/8)的部分中。例如，覆 盖了存储体OA中存储的数据的错误校验比特可以被存储在存储体OB的顶部的1/8的存储 器单元中(302)。类似地，覆盖了存储体OB中存储的数据的错误校验比特可以被存储在存 储体OA的顶部的1/8的存储器单元中(304)。在一些实施例中，错误校验比特是错误校验 码(ECC)比特。在一些实施例中，主机(例如，图1所示的存储器控制器110)寻址分离存储体对 中的特定存储体，以识别接收/提供数据比特的存储体。如果存储器设备处于错误校验模 式，则它使用其内部逻辑(例如，图1所示的部分写掩码136、列地址生成逻辑138等)来访 问与数据比特相对应的错误校验比特。参照图4-6，下文将进一步讨论访问数据比特和对应 的错误校验比特。图4是说明了根据本发明的实施例的，在数据比特和错误校验比特之间的地址映 射的例子的示图。在所说明的实施例中，数据比特被存储在由分离存储体对内的存储体提 供的页的7/8的单元中，如410所示。对应的错误校验比特被存储在该分离存储体对中的 另一个存储体的上面1/8的部分中(430)。例如，如附图标记432所示，覆盖了 0_7字节的 ECC比特被存储在存储器单元896中。类似地，如附图标记434所示，覆盖128-135字节的 ECC比特被存储在存储器单元897中，并且如图4所示，对页410中的数据字节继续这种模 式。在一些实施例中，如附图标记436所示，存储体430的上面1/8的部分中的最后一个字 节(例如，单元903)没有被使用。在一些实施例中，覆盖了 8-15字节的错误校验比特被存 储在单元905中并且该序列会重复。图5是说明了根据本发明的实施例的，在自刷新期间的功率节省的所选择的方面 的框图。在一些实施例中，存储器设备500(例如，DRAM)除了其它部件以外还包括存储器 核心(502和504)、刷新逻辑507、和用于支持通过降低DRAM 500的自刷新频率来节省功率 的许多元件。在一些实施例中，图5中所示的元件被集成到公共芯片上。存储体502和存储体504中的每一个可以是分离存储体对中的一个分离的存储体。存储器核心可以包括多 个分离存储体对。数据比特503被存储在存储体502中，并且对应的ECC比特505被存储 在存储体504中。在一些实施例中，由主机(例如，图1所示的存储器控制器110)来计算 ECC比特505，并且在写数据帧中将其提供给存储器设备500。当DRAM 500处于自刷新模式时，刷新逻辑507通过周期性地执行刷新操作来确保 DRAM 500的数据完整性。刷新逻辑507可以包括用于生成行地址的逻辑以及用于逐步通 过每个打开的行的列的地址计数器。在一些实施例中，每一步的步幅是64比特。刷新逻辑 507经由线路515和517向存储器核心提供行地址。经由线路519和521来传送列地址信 息。掩蔽(masking)逻辑511掩蔽列地址的一些比特(例如，三个最高有效比特)，以使得 存储体504的上面1/M(例如，上面1/8)的部分被访问，以获得错误校验比特505。振荡器509确定刷新频率。在一些实施例中，基于在功率节省和DRAM500可以支 持的错误预算之间的权衡来选择刷新频率。例如，所选择的刷新频率可以足够低，以致在存 储的数据中会出现错误。如下文将进一步描述的，可以由例如比较器512和错误校正逻辑 506来检测并校正这些错误。在一些实施例中，可以基于在自刷新期间出现的错误的数量 (例如，通过逻辑510来跟踪)来动态地设置刷新频率。在替代性实施例中，自刷新频率可 以是静态的。在所说明的实施例中，DRAM 500包括ECC校正逻辑506、ECC比较逻辑508、比较器 512、和(可选的)错误跟踪逻辑510。ECC计算逻辑508计算用于覆盖数据503的ECC比 特。在一些实施例中，逻辑508使用与用于计算ECC比特505的多项式相同的多项式来计 算ECC比特。例如，逻辑508可以与图1所示的错误校验逻辑112使用相同的多项式。逻 辑508可以使用几乎任何错误校验码多项式。在所说明的实施例中，逻辑508计算8个ECC 比特来覆盖64个数据比特。在替代性实施例中，ECC比特和/或数据比特的数量可以不同。比较器512将计算的ECC比特(例如，本地生成的ECC比特)与存储的ECC比特 (例如，诸如ECC比特505这样的主机生成的ECC比特)进行比较。如果两组ECC比特相匹 配，则比较器512使匹配信号有效。如果计算的ECC比特与存储的ECC比特不匹配，则数据 比特503可能包含错误。在一些实施例中，DRAM 500包括ECC校正逻辑506以校正某些错 误。在这种实施例中，如果两组ECC比特不匹配，则比较器512可以向ECC校正逻辑506提 供数据(例如，关于哪些ECC比特未能匹配的指示)，从而使得ECC校正逻辑506可以校正 问题。在一些实施例中，逻辑506包括单个比特校正逻辑，并且SBC表示例如64比特中的 需要被校正的信号比特。如果比较器512检测到逻辑506不能校正的程度的错误，那么比 较器512可以使错误信号有效。例如，如果比较器512检测到双比特错误，那么比较器512 可以使错误信号有效。比较器512可以是适合于将一组比特与另一组比特进行比较并且响 应于所述比较来使一个或多个信号有效的任何逻辑。在一些实施例中，DRAM 500包括可选的错误跟踪逻辑510。逻辑510跟踪在自刷 新期间检测到的错误。逻辑510可以存储错误的日志。在一些实施例中，逻辑510将关于 检测到的错误的信息传送给主机(例如，图1所示的主机110)，以使得主机可以调整自刷新 频率(例如，通过调整振荡器509)。在替代性实施例中，逻辑510向振荡器509提供控制信 号以调整自刷新频率。如上所述，ECC校正逻辑506包括用于校正某些种类的错误(例如，单个比特错误)的逻辑。在一些实施例中，逻辑506接收数据比特503和SBC数据作为输入并输出校 正后的数据。如果没有检测到错误，则数据比特503可以简单地通过ECC校正逻辑506。校 正后的数据514将数据返回到存储器核心。图6是说明了根据本发明的实施例的，当工作在自刷新模式时节省功率的所选择 的方面的流程图。参照过程框602，主机(例如，图1所示的主机110)进入低功率状态并且 指示DRAM启动自刷新。DRAM的刷新逻辑(例如，图5所示的逻辑507)使用同一行地址来 打开分离存储体对的每一个存储体中的同一行(604)。在一些实施例中，刷新逻辑包括列地 址计数器，用于生成列地址。列地址计数器可以从存储数据比特的存储体(例如，图5中所 示的存储体502)访问64比特的数据。在一些实施例中，列地址计数器是提供列地址比特 CA9-CA3的7比特计数器。参照过程框606，ECC计算逻辑(例如，图5中所示的ECC计算逻辑508)计算本地 生成的错误校验比特。在一些实施例中，ECC计算逻辑使用诸如海明码这样的工业标准方 法来生成错误校验比特。应当使用等同的多项式来生成本地生成的错误校验比特和主机生 成的错误校验比特。参照过程框608，读取主机生成的错误校验比特(例如，从图5中所示的存储体 504读取)。在一些实施例中，DRAM包括用于当寻址其中存储了主机生成的错误校验比特 的存储体时，对列地址的一部分进行掩蔽的逻辑(例如，图5中所示的逻辑511)。例如，最 高3个比特(CA9-CA7)可以被强制为“111”，以从该页的最后1/8的部分提取64比特的数 据。在一些实施例中，CA9-CA7的实际值被用于选择64个字节中的一个(例如，使用图5中 所示的多路器523)。所选择的字节是包含对应于所述数据的错误校验比特的一个字节。参照过程框610，将本地生成的错误校验比特与主机生成的错误校验比特进行比 较。如果错误校验比特匹配，则在数据中没有错误。如果错误校验比特不匹配，则错误校正 逻辑(例如，图5中所示的错误校正逻辑506)可以校正错误。在每一种情况下，数据都被写 回到存储器(例如，经由校正后的数据框514)。该过程可以继续，直到整个行被刷新为止， 如616所示。在618，刷新逻辑选择下一行来刷新。过程可以继续，直到整个阵列(或者阵 列的所选择的部分)被刷新为止。还可以将本发明的实施例的元件提供为用于存储机器可执行指令的机器可读介 质。机器可读介质可以包括但并不限于闪速存储器、光盘、光盘只读存储器(CD-ROM)、数 字通用/视频盘(DVD) ROM、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可 擦除可编程只读存储器(EEPROM)、磁卡或光卡、传播介质或其它类型的适合于存储电子指 令的机器可读介质。例如，本发明的实施例可以被作为计算机程序来下载，可以经由通信链 路(例如，调制解调器或网络连接)，通过在载波或其它传播媒介中体现的数据信号，来从 远程计算机(例如，服务器)向请求计算机(例如，客户端)传输所述计算机程序。在上述描述中，使用某些术语来描述本发明的实施例。例如，术语“逻辑”表示用 于执行一个或多个功能的硬件、固件、软件(或它们的任意组合)。例如，“硬件”的例子包 括但并不限于集成电路、有限状态机或甚至是组合逻辑。集成电路的形式可以是诸如微 处理器这样的处理器、专用集成电路、数字信号处理器、微控制器等。应当意识到，贯穿该说明书提及的“一个实施例”或“实施例”意味着结合该实施 例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，应当强调并且应当意识到，在该说明书的各个部分中对“实施例”、“一个实施例”或“替代性实施例”的两 次或更多次的提及并不必然都是指同一实施例。此外，可以在本发明的一个或更多个实施 例中适当地组合特定特征、结构或特性。 类似地，应当意识到，在对本发明的实施例的上述描述中，为了简化有助于理解各 个创造性方面中的一个或多个方面的公开，有时在单个实施例、附图或对它们的描述中，将 各种特征组合在一起。但是，这种公开方法不应当被解释为反映了如下的意义即所声明的 主题需要比在每个权利要求中明确记载的特征更多的特征。相反，如以下权利要求所反映 的，创造性方面体现在比单个上述公开的实施例的所有特征更少的特征中。因而，特此将详 细说明之后的权利要求明确地并入到该详细的说明中。
权利要求
一种存储器设备，包括存储器存储体的分离存储体对，其包括第一存储器存储体和第二存储器存储体，其中，如果所述存储器设备处于错误校验模式中，那么数据将被存储在所述第一存储器存储体中，并且对应的主机生成的错误校验比特将被存储在所述第二存储器存储体中；错误校验逻辑，用于如果所述存储器设备处于自刷新模式中，则从所述第一存储器存储体接收数据并且基于该数据生成本地生成的错误校验比特；以及比较器，用于将所述主机生成的错误校验比特与所述本地生成的错误校验比特进行比较。
2.根据权利要求1所述的存储器设备，还包括振荡器，用于控制自刷新频率，其中，选择所述自刷新频率，以至少部分地允许所述数 据中的单个比特错误。
3.根据权利要求2所述的存储器设备，还包括错误跟踪逻辑，用于跟踪所述数据中的错误并且提供错误信息。
4.根据权利要求3所述的存储器设备，其中，所述振荡器至少部分地基于所述错误信 息来动态地控制所述自刷新频率。
5.根据权利要求3所述的存储器设备，其中，所述错误跟踪逻辑用于向主机提供错误 fn息ο
6.根据权利要求5所述的存储器设备，其中，所述振荡器至少部分地基于来自所述主 机的输入来动态地控制所述自刷新频率。
7.根据权利要求2所述的存储器设备，还包括错误校正逻辑，用于如果所述主机生成的错误校验比特与所述本地生成的错误校验比 特不匹配，则校正所述数据中的错误。
8.根据权利要求7所述的存储器设备，还包括写逻辑，用于将校正后的数据写入存储器核心。
9.根据权利要求1所述的存储器设备，还包括列地址掩蔽逻辑，用于提供将被存储在所述第二存储器存储体中的所述主机生成的错 误校验比特的列地址。
10.一种方法，包括打开存储器存储体的分离存储体对的一行，所述分离存储体对包括第一存储器存储体 和第二存储器存储体，其中，如果相关联的存储器设备处于错误校验模式中，那么数据被存 储在所述第一存储器存储体中并且对应的主机生成的错误校验比特被存储在所述第二存 储器存储体中；使用与所述分离存储体对位于同一集成电路上的错误校验逻辑来计算本地生成的错 误校验比特；从所述第二存储器存储体读取所述主机生成的错误校验比特；将所述本地生成的错误校验比特与所述主机生成的错误校验比特进行比较；以及如果所述本地生成的错误校验比特与所述主机生成的错误校验比特不匹配，则向错误 校正逻辑提供所述数据。
11.根据权利要求10所述的方法，其中，打开所述存储器存储体的分离存储体对的所述行包括使用相同行地址来打开所述存储器存储体的分离存储体对的所述行。
12.根据权利要求10所述的方法，其中，从所述第二存储器存储体中读取所述主机生 成的错误校验比特包括使用列地址来从所述第二存储器存储体中读取η比特的数据，其中，所述列地址的m个 比特被掩蔽；并且至少部分地基于所述列地址的所述m个比特，从所述η比特中选择ο比特。
13.根据权利要求10所述的方法，还包括启动存储器设备的自刷新，其中，将自刷新频率设置的足够低，以允许在数据中出现单 个比特错误。
14.根据权利要求13所述的方法，其中，打开所述存储器存储体的分离存储体对的所 述行包括响应于启动所述存储器设备的自刷新，打开所述存储器存储体的分离存储体对的所述行。
15.一种系统，包括主机，用于传输数据；以及与所述主机耦合的存储器设备，所述存储器设备包括存储器存储体的分离存储体对，其包括第一存储器存储体和第二存储器存储体，其中， 如果所述存储器设备处于错误校验模式中，那么数据将被存储在所述第一存储器存储体 中，并且对应的主机生成的错误校验比特将被存储在所述第二存储器存储体中；错误校正逻辑，用于如果所述存储器设备处于自刷新模式中，则从所述第一存储器存 储体接收数据并且基于该数据生成本地生成的错误校验比特；比较器，用于将所述主机生成的错误校验比特与所述本地生成的错误校验比特进行比 较；以及振荡器，用于控制自刷新频率，其中，所述自刷新频率将被设置的足够低，从而导致所 述数据中的单个比特错误。
16.根据权利要求15所述的系统，其中，所述存储器设备还包括振荡器，用于控制自刷新频率，其中，选择所述自刷新频率，以至少部分地允许所述数 据中的单个比特错误。
17.根据权利要求16所述的系统，其中，所述存储器设备还包括错误跟踪逻辑，用于跟踪所述数据中的错误并且提供错误信息。
18.根据权利要求17所述的系统，其中，所述振荡器至少部分地基于所述错误信息来 动态地控制所述自刷新频率。
19.根据权利要求16所述的系统，其中，所述错误跟踪逻辑用于向主机提供错误信息。
20.根据权利要求19所述的系统，其中，所述振荡器至少部分地基于来自所述主机的 输入来动态地控制所述自刷新频率。
21.根据权利要求16所述的系统，其中，所述存储器设备还包括错误校正逻辑，用于如果所述主机生成的错误校验比特与所述本地生成的错误校验比 特不匹配，则校正所述数据中的错误。
22.根据权利要求21所述的系统，其中，所述存储器设备还包括 写逻辑，用于将校正后的数据写入存储器核心。
23.根据权利要求15所述的系统，其中，所述存储器设备还包括列地址掩蔽逻辑，用于提供将被存储在所述第二存储器存储体中的所述主机生成的错 误校验比特的列地址。
24.根据权利要求15所述的系统，其中，所述主机包括存储器控制器。
25.根据权利要求15所述的系统，其中，所述存储器设备包括动态随机存取存储器。
全文摘要
本发明的实施例总体上涉及用于节省动态随机存取存储器(DRAM)自刷新功率的系统、方法和装置。在一些实施例中，DRAM的刷新频率被降低并且错误被允许发生。在错误校验模式中，DRAM存储数据和对应的错误校验比特。错误校验比特可以用于清洗存储器并且修改错误。
文档编号G11C11/4078GK101960532SQ200980106640
公开日2011年1月26日 申请日期2009年3月27日 优先权日2008年3月28日
发明者J·哈尔伯特, K·贝恩斯, M·W·威廉斯 申请人:英特尔公司