专利名称：数据传送系统的制作方法
技术领域：
本发明涉及数据传送系统，尤其涉及一种多个器件或多个电路块共用一个存储器
的系统。
背景技术：
以往公知多个器件或多个电路块共用一个存储器的系统。 一般，在这种系统中， 存储器接受来自成为主要的器件或电路块的访问信号，以输出读取数据。此时，若各器件或 各电路块不具有用于读取存储器的数据的存储器控制电路，则无法读取存储器内的数据。
另外，存在多个器件或电路块同时访问一个存储器的情况。在这种同时访问发生 的情况下，需要在存储器侧设置用于调整存储器访问的冲突、从存储器输出数据的优先度 等的访问调整电路。 由此，需要存储器的数据的器件或电路块为主要的、保存数据的存储器为从属的
系统已经被专利文献1 专利文献3公开了。专利文献1日本特开平11-039222号公报专利文献2日本特开平11-175499号公报专利文献3日本特开2001-325243号公报 如上所述，在多个器件或多个电路块共用一个存储器的系统中，通过使各器件或 各电路块必须分别具有用于读取存储器的数据的存储器控制电路，从而存在系统整体的电 路规模增大的问题。另外，通过在存储器侧也设置访问调整电路，从而电路规模也会增大。
由此，作为系统整体而言，产生了复杂化和电路规模增大的问题。
发明内容
本发明是一种数据传送系统，其是多个器件或多个电路块共用一个存储器的系统 中的数据传送系统，其特征在于，所述存储器包括存储区域，其与多个地址对应地保存数 据；和存储器控制电路，其与时钟同步地输出所述地址及与所述地址对应保存的数据，各器 件或各电路块包括译码器，其对经由所述存储器控制电路输出的所述地址是否与事先分 配的地址一致进行解读；和寄存器，其根据所述译码器的解读结果与所述时钟同步地读取 经由所述存储器控制电路输出的数据。 根据本发明，由于采用存储器为主要的、各器件或各电路块为从属的结构，故从属 侧(器件或电路块)只具有与事先分配的地址对应的译码器和寄存器的结构就能够从存储 器中读取需要的数据。 此时，由于寄存器自身即使在以往的系统结构中也是保存从存储器读取出的数据 所需的部件，故在系统整体中能谋求电路规模的削减。由于其效果与共有存储器的器件、电 路块的数目成正比地增大，故系统规模越大其效果就越大。 另外，对于为主要的存储器侧而言，不需要用于调整访问的冲突的访问调整电路。 另外，由于对于实现从存储器侧向器件、电路块的数据自动传送的结构而言也能利用以往内置于存储器内的地址计数器，故无电路规模的增大，且作为存储器整体的电路规模反而 会减小。
图1是表示本发明的实施方式涉及的数据传送系统的结构的图。
图2是从存储器输出的数据的时序图。
图3是译码器及寄存器的电路图。
图4是寄存器的具体电路图。 图中10-存储器块，11-控制电路，12_自动引导触发电路，13-通电检测电路， 14-控制管脚，21 25-译码器+寄存器，30-数据总线。
具体实施例方式
首先，在说明本发明的基本技术思想时，以需要保存在存储器中的数据的器件或 电路块为主要(主)、保存数据的存储器为从属(从)的方式构成系统。即，向器件、电路块 和存储器给予与以往相反的作用。 具体地说，存储器为主要的，与特定的器件或电路块进行的访问无关，例如，存储 器侧使该存储器空间内的数据按照从地址的00地址开始、01地址、02地址的顺序与从存储 器发生的时钟同步，并输出地址信息和与该地址信息对应的数据。并且，在地址到达了其最 终地址的时刻，停止从存储器输出数据。 另一方面，为从属的器件或电路块译码解读从存储器输出的地址信息，在判断为 该地址信息与事先分配给器件或电路块的地址一致的时刻，与从存储器输出的时钟同步地 读取需要的数据。 图1是表示本发明的实施方式涉及的数据传送系统的结构的图。该系统是在一个 半导体芯片100上形成有存储器块10和电路块A 电路块E的芯片上的系统(System On Chip)。 由于存储器块10具有保存数据的存储区域，故该存储区域如图示的地址所示被 分割为以下8个块块X区域(地址OOh OFh)、块A区域(地址10h 1Fh)、块B区域 (地址20h 2Fh)、块C区域(地址30h 3Fh)、块D区域(地址40h 4Fh)、块E区域 (地址50h 5Fh)、块F区域(地址60h 6Fh)、块G区域(地址70h 7Fh)。在此，地址 XXh用16进制表示。 另外，块A区域对应电路块A，块B区域对应电路块B。其他的块区域也同样。其 中，块X区域是用于根据需要来扩充存储容量的扩充用存储区域，在初始状态并不使其与 特定的电路块对应。 上述存储区域的块区域例如优选由闪存、EEPROM等可电擦除、写入、读取及重写的 非易失性存储器构成。 存储器块10的控制电路11经由数据总线30向电路块A 电路块E输出时钟、地 址及与该地址对应的数据。在此，地址及数据与时钟同步地被输出。 图2是表示控制电路11的数据输出的例子的图。即，存储器块10的动作是基于 从自动引导触发电路12输出的触发信号开始的。即、在输出所述触发信号时，设置在存储
4器块IO上的时钟生成电路启动并输出一定周期的时钟。地址优选与时钟的下降沿同步地 在时间序列上被增加为00地址、01地址、02地址、03地址......。 并且，在时间序列上输出与地址对应的D〈0〉、D〈1〉、D〈2〉、D〈3〉、……。为了增加 地址，能够利用设置在存储器块10上的地址计数器。在地址到达最终地址7F地址且输出 最后的数据D〈127>时，控制电路11停止数据的输出动作。 此时，自动引导触发电路12根据来自检测系统的电源导通的通电(power on)检 测电路13的通电检测信号输出所述触发信号。S卩、控制电路11在系统的电源导通时自动 地开始上述的数据的输出序列。因此，电路块A 电路块E在系统的电源导通时能自动地 读取保存在存储器块10上的所需要的数据。此时，即使在系统的电源断开时，存储器块10 也需要保存数据，需要由非易失性存储器构成。 另外，自动引导触发电路12也构成为即使在发布了来自电路块A 电路块E的 其中一个电路块的触发信号的情况下，也输出所述触发信号。 控制电路11并不限定于上述的情况，也可以构成为在保存于存储区域中的数据 被重写时或定期地开始上述的数据输出序列。 另外，控制电路11基于由控制管脚14输入的地址、数据等的写入控制信号，能重 写存储器块10对应的地址的数据。其中，此时存储器块10需要利用可重写的存储器来形 成。 由此，在重写了存储区域的数据的情况下，控制电路11自动启动，经由数据总线 30向电路块A 电路块E输出时钟、地址及与该地址对应的数据。此时，电路块A 电路块 E侧的动作也是同样的。因此，电路块A 电路块E能够读取被更新后的最新的数据。
另外，在存储器块10上设置计时器，由此控制电路11通过监视该计时器的输出， 从而基于计时器的输出也能定期地开始上述的数据的输出序列。 另一方面，电路块A 电路块E的结构是在各电路块内设置译码器+寄存器21 25。译码器对从存储器块10的控制电路11传送来的地址信息进行译码，并在其与事先分配 给该电路块的地址一致的情况下，将与该地址对应的数据输出到设置在该次级的寄存器。 并且，寄存器与时钟同步地读取数据并进行保存。 读取到寄存器内的数据被用作该电路块的电路调整数据等。例如，在电路块A中 作为逻辑控制用的表格数据来利用，在电路块B中作为标识数据来利用，在电路块C中作为 电路的微调数据来利用，在电路块D中作为IC的识别数据来利用，在电路块E中作为IC的 制造信息管理数据来利用。 图3是表示设置在电路块A 电路块E上的译码器+寄存器的结构的电路图。图 4是寄存器的具体电路图。 以下，在电路块A中，对事先给译码器211分配了地址19h的情况进行说明。另夕卜， 与一个地址19h对应的数据的比特结构是8比特。 在译码器211中，以在从存储器块10的控制电路11经由数据总线30传送来的地 址信息是19h时、即地址数据
[7]的各比特数据为"10011000"时N0R电路NR1的输 出为高电平且在传送来除此之外的地址的情况下NOR电路NR1的输出为低电平的方式构成 译码器211的逻辑电路。 另外，从存储器块10的控制电路11经由数据总线30传送来的8比特的数据
数据[7]分别被输入到CMOS传输门TGA0 TGA7。 CMOS传输门TGAO TGA7构成为 在NOR电路NR1的输出为高电平时导通。 在CMOS传输门TGAO TGA7导通时，数据
数据[7]通过CMOS传输门TGAO TGA7被施加到构成次级的寄存器212的触发器(flip-flop)FFO FF7的数据输入端子D。 并且，数据
数据[7]与施加到时钟输入端子CKN上的时钟的上升沿同步地被读取到 对应的触发器FFO FF7且被保存在对应的触发器FFO FF7中。 在NOR电路NR1的输出为低电平时，虽然CMOS传输门TGAO TGA7为断开状态， 但是CMOS传输门TGBO TGB7为导通，并将触发器FFO FF7的各输出数据REG[O] [7] 反馈到数据输入端子D后输入。且有，触发器FFO FF7构成为利用施加于复位端子RN上 的复位信号而被复位。 图4是触发器FFO FF7的具体电路结构例。如图示，触发器由CMOS传输门TGI TG4、 NAND电路NA1、 NA2、反相器构成，且串联连接两个锁存电路LA1、 LA2而形成。在低电 平的复位信号被输入到NAND电路NA1、NA2时，触发器的输出信号Q为低电平。
如上所述，根据本实施方式，由于采取存储器块10为主要、各电路块A 电路块E 为从属的结构，故从属侧(电路块)只具有与事先分配的地址对应的译码器和寄存器的结 构就能从存储器块10读取所需要的数据。 此时，由于寄存器自身在以往的系统结构中也是保存从存储器读取出的数据所需 的部件，故在系统整体中能谋求电路规模的削减。由于其效果与共有存储器块10的电路块 的数目成正比地增大，故系统规模越大其效果就越大。 另外，对于为主要的存储器块10侧而言，不需要用于调整访问的冲突的访问调整 电路。另外，由于对于实现从存储器块10侧向电路块A 电路块E的数据自动传送的结构 而言也能利用以往内置于存储器块内的地址计数器，故无电路规模的增大，且作为存储器 块10整体的电路规模反而会减小。 且有，在上述的实施方式中，虽然以在一个半导体芯片IOO上形成有存储器块10 和电路块A 电路块E的芯片上的系统(System On Chip)为例进行了说明，但是所谓的存 储器块10和电路块A 电路块E也可以分别形成在不同的半导体芯片上。另外，代替存储 器块10和电路块A 电路块E，也可以设置多个器件。
权利要求
一种数据传送系统，其是多个器件或多个电路块共用一个存储器的系统中的数据传送系统，其特征在于，所述存储器包括存储区域，其与多个地址对应地保存数据；和存储器控制电路，其与时钟同步地输出所述地址及与所述地址对应保存的数据，各器件或各电路块包括译码器，其对经由所述存储器控制电路输出的所述地址是否与事先分配的地址一致进行解读；和寄存器，其根据所述译码器的解读结果，与所述时钟同步地读取经由所述存储器控制电路输出的数据。
2. 根据权利要求l所述的数据传送系统，其特征在于，所述数据传送系统具备自动引导触发电路，所述自动引导触发电路在所述存储器的电源处于导通时或根据来自所述电路块的触发信号，使所述存储器控制电路的所述地址及所述数据的输出动作开始。
3. 根据权利要求l所述的数据传送系统，其特征在于，所述存储器控制电路在保存于所述存储区域上的数据被重写时或定期地开始所述地址及所述数据的输出动作。
4. 根据权利要求1 3中任意一项所述的数据传送系统，其特征在于，所述存储器控制电路具备与所述时钟同步地增加所述地址的地址计数器。
5. 根据权利要求1 4中任意一项所述的数据传送系统，其特征在于，在一个半导体芯片上形成有所述存储器和所述多个器件或所述电路块。
全文摘要
本发明提供一种数据传送系统。其中，由于采取存储器块(10)为主要、各电路块(A～E)为从属的结构，故从属侧、即电路块只具有与事先分配的地址对应的译码器和寄存器的结构就能够从存储器块(10)读取所需要的数据。此时，由于寄存器自身即使在以往的系统结构中也是保存从存储器读取出的数据所必需的，故在系统整体中能谋求电路规模的削减。由于其效果与共有存储器块(10)的电路块的数目成正比地增大，故系统规模越大其效果就越大。从而，在多个器件或多个电路块共用一个存储器的系统中能谋求系统的电路规模的削减。
文档编号G11C16/26GK101794616SQ201010105010
公开日2010年8月4日 申请日期2010年1月27日 优先权日2009年1月28日
发明者金田义宣 申请人:三洋电机株式会社;三洋半导体株式会社