专利名称：电子熔丝装置及其校正方法与操作电子熔丝装置的方法
技术领域：
本发明是关于电子熔丝(efuse)装置，且特别是关于电子熔丝装置及其校正方法 与操作电子熔丝装置的方法。
背景技术：
现在，电子熔丝熔断(blow)是电子熔丝应用的重要操作，且其性能取决于熔断 电压及熔断时间。每百万元件中的缺陷元件数(defectsparts per million，以下简称为 DPPM)测试是电子熔丝应用中十分重要的课题。如果电子熔丝阵列的熔断条件并不稳定， 那么熔断的电子熔丝的电阻值将会改变，所以其满足DPPM测试的结果，因此电子熔丝阵列 的成品率(yield)将会降低。然而，在实践中，电子熔丝阵列的熔断条件并不能达到最佳控 制。因此，亟需提供一种电子熔丝装置与一种能够校正从电子熔丝阵列读取的数据的 校正方法，从而改善电子熔丝阵列的成品率。
发明内容
为解决以上技术问题，本发明提供了一种电子熔丝装置及其校正方法与操作电子 熔丝装置的方法。本发明提供了 一种电子熔丝装置，用于根据地址数据记录输入数据，所述电子熔 丝装置包含第一检查比特产生器，用于接收输入数据，并根据输入数据用预定错误校正码 产生第一检查比特数据；程序设计单元，用于根据输入数据、地址数据及第一检查比特数据 产生多个熔断信号；以及电子熔丝阵列，用于接收多个熔断信号及地址数据，其中输入数据 及第一检查比特数据是根据多个熔断信号及地址数据被记录在电子熔丝阵列之中。本发明提供了 一种电子熔丝装置，用于根据地址数据记录输入数据，所述电子熔 丝装置包含第一检查比特产生器，用于接收输入数据，并根据输入数据用预定错误校正码 产生第一检查比特数据；程序设计单元，耦接于第一检查比特产生器，用于根据输入数据、 地址数据及第一检查比特数据产生多个熔断信号；电子熔丝阵列，用于根据多个熔断信号 及地址数据将输入数据及第一检查比特数据记录在电子熔丝阵列之中；第二检查比特产生 器，耦接于电子熔丝阵列，用于根据地址数据从电子熔丝阵列读取记录数据，并根据记录数 据用预定错误校正码产生第二检查比特数据；征状产生器，耦接于第二检查比特产生器，用 于根据第二检查比特数据产生校正数据；以及校正器，耦接于电子熔丝阵列与征状产生器， 用于从电子熔丝阵列读取记录数据的第一部分，并用校正数据校正记录数据的第一部分以 产生输出数据。 本发明提供了一种校正方法，用于校正电子熔丝装置，所述校正方法包含提供输 入数据；根据输入数据用预定错误校正码，产生第一检查比特数据；根据输入数据、地址数 据及第一检查比特数据，产生多个熔断信号；根据多个熔断信号及地址数据，将输入数据及 第一检查比特数据记录在电子熔丝阵列之中；根据地址数据，从电子熔丝阵列读取记录数据；根据记录数据用预定错误校正码，产生第二检查比特数据；根据第二检查比特数据，产 生校正数据；以及用校正数据，校正记录数据的第一部分以产生输出数据，其中，记录数据 的第一部分对应于输入数据。本发明提供了一种操作电子熔丝装置的方法，所述方法包含接收输入数据；根 据输入数据用预定错误校正码，产生第一检查比特数据；将输入数据记录到电子熔丝装置 之中；以及将第一检查比特数据记录在非易失性存储器中。本发明提供的电子熔丝装置及其校正方法与操作电子熔丝装置的方法，用错误校 正码校正从电子熔丝阵列读取的数据，提高了电子熔丝阵列的成品率。
图1是根据本发明实施方式的电子熔丝装置的示意图。图2是根据本发明实施方式在图1的电子熔丝装置中的程序设计单元的示意图。图3是图2中的熔断使能信号WPL1-WPLn的示意图。图4是图1的电子熔丝阵列及同位数据PD的布置的示意图。图5是根据本发明图1的电子熔丝装置中的校正器的实施方式的示意图。图6是根据本发明图1的电子熔丝装置中的校正器的另一实施方式的校正单元的 示意图。图7是根据本发明实施方式的电子熔丝装置的校正方法的流程图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的 技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利 要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准 贝U。在说明书及权利要求书中所提及的“包含”为开放式的用语，因此，应解释成“包含但不 限定在”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，如果文中描 述第一装置耦接于第二装置，那么代表第一装置可直接电气连接于第二装置，或通过其它 装置或连接手段间接地电气连接到第二装置。本发明提供一种电子熔丝装置。图1是根据本发明实施方式的电子熔丝装置1的 示意图。在图1中，电子熔丝装置1包含第一检查比特(check-bit)产生器10、程序设计单 元11、电子熔丝阵列12、第二检查比特产生器13、征状(syndrome)产生器14以及校正器 15。电子熔丝装置1接收输入数据DI并根据地址数据ADD将输入数据DI记录在电子熔丝 阵列12中。第一检查比特产生器10接收输入数据DI，并根据输入数据DI用预定错误校正 码产生第一检查比特数据CBl。在本实施方式中，汉明码(Hamming code)作为预定错误校 正码的范例给出。举例来说，具有8个比特的输入数据DI是“1100 0100”。第一检查比特 数据CBl的比特数是4 ( = log28+l)。输入数据DI与第一检查比特数据CBl结合以产生具 有 12 个比特的同位(parity)数据 PD( =“P1 P2 P3 P4P5 P6 P7 P8 P9 PlO Pll P12”)， 其中输入数据DI的比特“1100 0100”被分别安排在同位数据PD的比特P3、P5、P6、P7、P9、 P10、Pll及Ρ12的位置，而第一检查比特数据CBl的四个比特Cl、C2、C3及C4被分别安排 在同位数据PD的比特PI、Ρ2、Ρ4及Ρ8的位置。同位资料PD表示为
PD = Pl P2 P3 P4 P5 P6 P7 P8 P9 PlO Pll P12= Cl C2 1 C3 1 0 0 C4 0 1 0 0,其中，
Cl (Pl) :P3 P5 P7 P9 Pll = 1 1 0 0 0 = 0，C2(P2) :P3 P6 P7 PlO Pll = 1 0 0 1 0 = 0，C3(P4) :P5 P6 P7 P12 = 1 0 0 0 = 1，以及C4(P8) :P9 PlO Pll P12 = 0 1 0 0 = 1。因此，第一检查比特数据CBl的四个比特C1、C2、C3及C4分别是0、0、1与1。在第一检查比特产生器10产生第一检查比特数据CBl之后，程序设计单元11接 收输入数据DI与第一检查比特数据CBl。在程序设计单元11中，输入数据DI与第一检查 比特数据CBl用具有12个比特的同位数据PD( “0011 1001 0100”)表示。请参考图2，图2是根据本发明上述实施方式在图1的电子熔丝装置中的程序设计 单元11的示意图。程序设计单元11包含多个移位寄存器(shift register) ZO1IOn与多 个逻辑门21^2、。移位寄存器ZO1IOn串联耦接，且每一个移位寄存器由时钟信号CLK与 写入使能信号WE控制，写入使能信号TO指示可熔断电子熔丝阵列12以记录输入数据DI 与第一检查比特数据CBl，或指示可记录输入数据DI与第一检查比特数据CBl。第一移位 寄存器20i进一步接收脉冲信号WDI。移位寄存器ZO1IOn根据脉冲信号WDI、时钟信号CLK 与写入使能信号WE分别产生一次性(one-shot)熔断使能信号WPL1-WPI^熔断使能信号 WPL1-WPLn被先后激活，如图3所示。图3是图2中的熔断使能信号WPLtl-WPLn的示意图，其 中，“ 1”代表熔断使能信号已被激活，而“0”代表熔断使能信号未被激活。举例来说，熔断 使能信号WPL1在周期T1中被激活，熔断使能信号WPL2在周期T2中被激活，……，熔断使 能信号WPLn在周期Tn中被激活。在某些实施方式中，一次性熔断使能信号WPL1-WPLn由时钟源(clock source)产 生。请参考图2。在图2中，逻辑门(与门)21f21n接收同位数据PD、地址数据ADD、写 入使能信号WE及熔断使能信号WPL1-WPLntl逻辑门(与门)21f21n根据同位数据PD、地址数 据ADD及熔断使能信号WPL1-WPLn产生熔断信号BS1-BSntl详细来说，逻辑门(与门)21f21n 中的每一个接收同位数据PD的一个比特PD [χ]、地址数据ADD以及熔断使能信号WPL1-WPLn 并产生一个对应熔断信号，其中KxS 12 (本实施方式中同位数据PD的比特数)。举例 来说，逻辑门(与门Ul1接收同位数据PD的第一比特PD[1](也即“PI，，)、地址数据ADD以 及熔断使能信号WPL1-WPLn的第一个(也即“WPL/’)，并产生对应熔断信号。电子熔丝阵列12接收地址数据ADD并从程序设计单元11接收熔断信号BS。电 子熔丝阵列12的单元格根据熔断信号BS及地址数据ADD熔断。在上述实施方式中，因熔 断信号BS是根据同位资料PD与熔断使能信号WPL1-WPLn产生，因此根据地址数据ADD，通 过字符熔断(word-blowing)机制，同位数据PD的输入数据DI与第一检查比特数据CBl被 记录在电子熔丝阵列12的对应单元格之中。在另一实施方式中，根据熔断信号BS及地址 数据ADD，第一检查比特数据CBl可被记录在不同在电子熔丝装置1的另一非易失性存储 器之中。请参考图4，图4是图1的电子熔丝阵列及同位数据PD的布置的示意图。在图4 中，电子熔丝阵列12包含多个行与多个列。同位数据PD被记录在同一行(row)中，其中输入数据DI被记录在一组聚集(congregated)单元格中，而第一检查比特数据CBl被记录在输入数据DI之后的另一组聚集单元格中。在某些实施方式中，同位数据PD的输入数据DI 与第一检查比特数据CBl可按任意顺序记录在电子熔丝阵列12的相同行中。第二检查比特产生器13根据地址数据ADD从电子熔丝阵列12读取记录数据RD， 并根据记录数据RD用预定错误校正码产生第二检查比特数据CB2。记录数据RD有两个部 分第一部分RD_1是有关于输入数据DI ；第二部分RD_2是有关于第一检查比特数据CBl。 对于具有12个比特的记录数据RD(=“R1 R2 R3 R4 R5 R6 R7 R8 R9R10 Rll R12”)，记 录数据RD的第一部分RD_1被分别安排在比特R3、R5、R6、R7、R9、RIO、Rll与P12的位置， 而记录数据RD的第二部分RD_2被分别安排在比特Rl、R2、R4与R8的位置。因此，记录数 据RD的第一部分RD_1与第二部分RD_2的比特的位置，与同位数据PD的输入数据DI及第 一检查比特数据CBl的比特的位置对应。第二检查比特数据CB2具有四个比特RC1、RC2、 RC3及RC4，其值通过下列等式获得RCl :R1 R3 R5 R7 R9 R11，RC2 :R2 R3 R6 R7 RlO Rll，RC3 :R4 R5 R6 R7 R12,以及RC4 :R8 R9 RlO Rll R12。征状产生器14接收具有比特RC1、RC2、RC3与RC4的第二检查比特数据CB2。征 状产生器14根据第二检查比特数据CB2确定记录数据RD的第一部分RD_1是否正确，并根 据确定结果产生校正资料CD。记录数据RD的第一部分RD_1与校正数据CD具有相同的长 度，都具有8个比特。如果RC4 RC3 RC2 RCl = 0000，征状产生器14确定记录数据RD的第 一部分RD_1是正确的。也就是，输入数据ID被正确地记录在电子熔丝阵列12中。在这种 情况下，征状产生器14产生校正数据CD “0000 0000”。如果RC4 RC3 RC2 RCl =0011，征 状产生器14确定记录数据RD的比特R3(属在第一部分RD_1)是不正确的。也就是，输入 数据ID的最左端的比特“1”被不正确地记录在电子熔丝阵列12中。在这种情况下，征状 产生器14产生校正数据CD “1000 0000”。校正器15根据地址数据ADD从电子熔丝阵列12读取记录数据RD的第一部分 RD_1，并接收校正数据⑶。记录数据RD的第一部分RD_1的比特分别对应于校正数据⑶ 的比特。校正器15用校正数据⑶校正记录数据RD的第一部分RD_1，以产生输出数据DO。 请参考图5，图5是根据本发明图1的电子熔丝装置中的校正器实施方式的示意图。在某 些实施方式中，校正器15包含异或门50，上述异或门50接收记录数据RD的第一部分RD_1 与校正数据⑶并产生输出数据DO。在记录数据RD的比特R3是不正确的情况下，通过对记 录数据RD的第一部分RD_1与校正数据⑶执行异或门50的逻辑程序，校正记录数据RD的 比特R3。因此，输出数据DO等于输入数据DI。在某些实施方式中，校正器15包含多个校正单元。请参考图6，图6是根据本发明 图1的电子熔丝装置中的校正器的另一实施方式的校正单元示意图，校正单元6作为范例 示出。每一个校正单元6包含开关(switch)60及反向器(inverter)61。开关60接收记 录数据RD的第一部分RD_1的一个比特RD_1 [Y]，并且开关60由校正数据⑶的对应比特 ⑶[Y]控制，其中1 < YS 8(本实施方式中的记录数据RD的第一部分RD_1的比特数)。如 果记录数据RD的第一部分RD_1的比特RD_1 [Y]需要被校正，那么根据校正数据⑶的对应比特⑶[Y]开关60被关闭，且记录数据RD的第一部分RD_1的不正确比特被反向器61反 向，以作为输出数据DO的比特DO[Y]。通过多个校正单元的操作，输出数据DO被校正为与 输入数据DI相等。
根据上述描述，错误校正码被应用于电子熔丝装置1。通过程序设计单元11的操 作，电子熔丝阵列12的单元格通过字符熔断机制被熔断。从电子熔丝阵列12读取的数据 可用错误校正码被校正，因此提高了电子熔丝阵列的成品率。
图7是根据本发明实施方式的电子熔丝装置的校正方法的流程图。所述校正方法 将根据图1及图7描述。首先，提供用于记录的输入数据DI (步骤S70)，也即电子熔丝装置 1接收输入数据DI。电子熔丝装置1的第一检查比特产生器10根据输入数据DI用预定错 误校正码产生第一检查比特数据CBl (步骤S71)。提供脉冲信号WDI、时钟信号CLK及写入 使能信号WE (步骤S72)，其中写入使能信号WE指示可熔断电子熔丝装置1的电子熔丝阵列 12以记录输入数据DI及第一检查比特数据CBl，或指示可记录输入数据DI及第一检查比 特数据CBl。电子熔丝装置1的程序设计单元11根据脉冲信号WDI、时钟信号CLK及写入使 能信号WE产生熔断使能信号WPL1-WPLn ；程序设计单元11根据熔断使能信号WPL1-WPLn、输 入数据DI、地址数据ADD及第一检查比特数据CBl进一步产生熔断信号BS (步骤S7!3)。在 上述实施方式中，根据熔断信号BS与地址数据ADD，输入数据DI及第一检查比特数据CBl 被记录在电子熔丝装置1的电子熔丝阵列12之中(步骤S74)。在另一实施方式中，根据熔 断信号BS及地址数据ADD，第一检查比特数据CBl可被记录在不同在电子熔丝装置1的另 一非易失性存储器之中。电子熔丝装置1的第二检查比特产生器13根据地址数据ADD从 电子熔丝阵列12读取记录数据RD，并根据记录数据RD用预定错误校正码产生第二检查比 特数据CB2(步骤S7Q。电子熔丝装置1的征状产生器14接收第二检查比特数据CB2。征 状产生器14根据第二检查比特数据CB2确定记录数据RD的第一部分RD_1是否正确，并根 据确定结果产生校正资料⑶(步骤S76)。电子熔丝装置1的校正器15接收记录数据RD的 第一部分RD_1及校正数据⑶，用校正数据⑶校正记录数据RD的第一部分RD_1，以产生输 出数据DO (步骤S77)。
虽然本发明已以较佳实施方式揭露如上，然而其并非用于限定本发明，任何所属 技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范 围应以权利要求所界定的范围为准。
权利要求
1.一种电子熔丝装置，用于根据地址数据记录输入数据，该电子熔丝装置包含第一检查比特产生器，用于接收该输入数据，并根据该输入数据用预定错误校正码产 生第一检查比特数据；程序设计单元，用于根据该输入数据与该第一检查比特数据产生多个熔断信号；以及电子熔丝阵列，用于接收该多个熔断信号与该地址数据，其中该输入数据与该第一检 查比特数据是根据该多个熔断信号与该地址数据被记录在该电子熔丝阵列之中。
2.如权利要求1所述的电子熔丝装置，其特征在于，该程序设计单元包含多个移位寄存器，用于分别产生多个熔断使能信号；以及多个逻辑门，用于接收该输入数据、该地址数据及该第一检查比特数据，并根据该多个 熔断使能信号、该输入数据、该地址数据及该第一检查比特数据产生该多个熔断信号。
3.如权利要求2所述的电子熔丝装置，其特征在于，该多个移位寄存器中的每一个接 收脉冲信号、时钟信号与写入使能信号，其中该写入使能信号指示熔断该电子熔丝阵列以 记录该输入数据及该第一检查比特数据，以及该多个移位寄存器根据该脉冲信号、该时钟 信号与该写入使能信号分别产生该多个熔断使能信号。
4.如权利要求2所述的电子熔丝装置，其特征在于，该输入数据与该第一检查比特数 据结合以产生具有多个比特的同位数据，以及该多个熔断使能信号分别对应于该同位数据 的该多个比特。
5.如权利要求4所述的电子熔丝装置，其特征在于，该多个逻辑门中的每一个接收该 同位数据的该多个比特中的一个、该地址数据与对应的熔断使能信号，以及产生对应的熔 断信号。
6.如权利要求5所述的电子熔丝装置，其特征在于，该电子熔丝阵列包含多个单元格， 该多个熔断信号中的一个被提供到该多个单元格中的一个，以及该多个单元格中的每一个 根据该对应熔断信号及该地址数据熔断，以记录该同位数据的该多个比特中的对应比特。
7.如权利要求1所述的电子熔丝装置，其特征在于，该电子熔丝装置更包含第二检查比特产生器，用于根据该地址数据从该电子熔丝阵列读取记录数据，并根据 该记录数据用该预定错误校正码产生第二检查比特数据；征状产生器，用于接收该第二检查比特数据，并根据该第二检查比特数据产生校正数 据；以及校正器，用于根据该地址数据从该电子熔丝阵列读取该记录数据的第一部分，接收该 校正数据，并用该校正数据校正该记录数据的该第一部分以产生输出数据。
8.如权利要求1所述的电子熔丝装置，其特征在于，该预定错误校正码是汉明码。
9.如权利要求1所述的电子熔丝装置，其特征在于，根据该地址数据，该输入数据与该 第一检查比特数据被记录在该电子熔丝阵列的相同行中。
10.如权利要求9所述的电子熔丝装置，其特征在于，该第一检查比特数据位于该输入 数据之后。
11.一种电子熔丝装置，用于根据地址数据记录输入数据，该电子熔丝装置包含第一检查比特产生器，用于接收该输入数据，并根据该输入数据用预定错误校正码产 生第一检查比特数据；程序设计单元，耦接于该第一检查比特产生器，用于根据该输入数据、该地址数据与该第一检查比特数据产生多个熔断信号；电子熔丝阵列，用于根据该多个熔断信号与该地址数据将该输入数据与该第一检查比 特数据记录在该电子熔丝阵列之中；第二检查比特产生器，耦接于该电子熔丝阵列，用于根据该地址数据从该电子熔丝阵 列读取记录数据，并根据该记录数据用该预定错误校正码产生第二检查比特数据；征状产生器，耦接于该第二检查比特产生器，用于根据该第二检查比特数据产生校正 数据；以及校正器，耦接于该电子熔丝阵列与该征状产生器，用于从该电子熔丝阵列读取该记录 数据的第一部分，并用该校正数据校正该记录数据的该第一部分以产生输出数据。
12.如权利要求11所述的电子熔丝装置，其特征在于，该程序设计单元包含 串联的多个移位寄存器，用于分别产生多个熔断使能信号；以及多个逻辑门，用于接收该输入数据、该地址数据及该第一检查比特数据，并根据该多个 熔断使能信号、该输入数据、该地址数据及该第一检查比特数据产生该多个熔断信号。
13.如权利要求11所述的电子熔丝装置，其特征在于，该校正器包含多个校正单元，该多个校正单元中的每一个接收该记录数据的该第一部分的比特，并 由该校正数据的对应比特控制，其中，该记录数据的该第一部分的该比特根据该校正数据的该对应比特被校正。
14.如权利要求13所述的电子熔丝装置，其特征在于，该多个校正单元中的每一个包含开关，用于接收该记录数据的该第一部分的该比特并由该校正数据的该对应比特控 制；以及反向器，耦接于该开关，其中，如果该记录数据的该第一部分的该比特需要被校正，那么该开关根据该校正数 据的该对应比特被关闭，且该记录数据的该第一部分的该比特被该反向器反向。
15.如权利要求11所述的电子熔丝装置，其特征在于，该预定错误校正码是汉明码。
16.一种校正方法，用于校正电子熔丝装置，该校正方法包含 提供输入数据；根据该输入数据用预定错误校正码，产生第一检查比特数据； 根据该输入数据、地址数据及该第一检查比特数据，产生多个熔断信号； 根据该多个熔断信号与该地址数据，将该输入数据与该第一检查比特数据记录在电子 熔丝阵列中；根据该地址数据，从该电子熔丝阵列读取记录数据； 根据该记录数据用该预定错误校正码，产生第二检查比特数据； 根据该第二检查比特数据，产生校正数据；以及用该校正数据，校正该记录数据的第一部分以产生输出数据，其中，该记录数据的该第 一部分对应于该输入数据。
17.如权利要求16所述的校正方法，其特征在于，该产生该多个熔断信号的步骤包含 提供脉冲信号、时钟信号与写入使能信号，其中该写入使能信号指示熔断该电子熔丝阵列以用于记录该输入数据及该第一检查比特数据；根据该脉冲信号、该时钟信号及该写入使能信号，产生多个熔断使能信号；以及 根据该多个熔断使能信号、该输入数据、该地址数据及该第一检查比特数据，产生该多 个熔断信号。
18.如权利要求16所述的校正方法，其特征在于，该产生该校正数据的步骤包含 根据该第二检查比特数据，确定该记录数据的该第一部分是否正确；以及根据确定结果产生该校正资料。
19.如权利要求16所述的校正方法，其特征在于，该记录数据的该第一部分与该校正 数据具有相同的长度，以及该输出数据等于该输入数据。
20.如权利要求16所述的校正方法，其特征在于，根据该地址数据，该输入数据与该第 一检查比特数据被记录在该电子熔丝阵列的相同行中。
21.一种操作电子熔丝装置的方法，该方法包含 接收输入数据；根据该输入数据用预定错误校正码，产生第一检查比特数据； 将该输入数据记录到该电子熔丝装置之中；以及 将该第一检查比特数据记录在非易失性存储器中。
22.如权利要求21所述的操作该电子熔丝装置的方法，其特征在于，该方法更包含 接收地址数据；根据该输入数据、该地址数据及该第一检查比特数据，产生多个熔断信号； 其中，该输入数据与该第一检查比特数据根据该多个熔断信号与该地址数据被记录在 该电子熔丝装置中。
23.如权利要求22所述的操作该电子熔丝装置的方法，其特征在于，该产生该多个熔 断信号的步骤包含接收脉冲信号、时钟信号与写入使能信号，其中该写入使能信号指示记录该输入数据 及该第一检查比特数据；根据该脉冲信号、该时钟信号与该写入使能信号，产生多个熔断使能信号；以及 根据该多个熔断使能信号、该输入数据、该地址数据与该第一检查比特数据，产生该多 个熔断信号。
24.如权利要求23所述的操作该电子熔丝装置的方法，其特征在于，该非易失性存储 器是该电子熔丝装置本身，以及该输入数据与该第一检查比特数据结合以根据该多个熔断 信号被记录到该电子熔丝装置之中。
25.如权利要求21所述的操作该电子熔丝装置的方法，其特征在于，该非易失性存储 器是该电子熔丝装置本身。
26.如权利要求25所述的操作该电子熔丝装置的方法，其特征在于，该输入数据与该 第一检查比特数据被记录在该电子熔丝装置的电子熔丝阵列的相同行中。
27.如权利要求21所述的操作该电子熔丝装置的方法，其特征在于，该预定错误校正 码是汉明码。
全文摘要
本发明提供一种电子熔丝装置及其校正方法与操作电子熔丝装置的方法，其中，电子熔丝装置包含第一检查比特产生器，用于接收输入数据，并根据输入数据用预定错误校正码产生第一检查比特数据；程序设计单元，用于根据输入数据及第一检查比特数据产生多个熔断信号；以及电子熔丝阵列，用于接收多个熔断信号及地址数据，其中输入数据及第一检查比特数据是根据多个熔断信号及地址数据被记录在电子熔丝阵列之中。从电子熔丝阵列读取的数据被错误校正码校正，提高了电子熔丝阵列的成品率。
文档编号G11C29/42GK102034551SQ20101013033
公开日2011年4月27日 申请日期2010年3月23日 优先权日2009年10月7日
发明者黄睿夫 申请人:联发科技股份有限公司