专利名称：存储器装置中的数据线管理的制作方法
技术领域：
本发明大体来说涉及半导体存储器且更特定来说在一个或一个以上实施例中涉及非易失性存储器装置。
背景技术：
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元(例如，浮动栅极存储器单元)。单元的阈值电压的改变(通过对电荷存储节点(例如，浮动栅极或电荷陷阱)的编程或其它物理现象)确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、车辆、无线装置、移动电话及可拆卸存储器模块，且非易失性存储器的用途继续扩展。快闪存储器通常使用称为NOR快闪及NAND快闪的两种基本架构中的一者。所述名称从用于读取装置的逻辑而获得。图1图解说明NAND型快闪存储器阵列架构100，其中存储器阵列的浮动栅极存储器单元102在逻辑上布置成行与列的矩阵。阵列的存储器单元102还一起布置成串(例如，NAND串)，通常每一串具有8、16、32或更多个存储器单元，其中串中的存储器单元在共用源极线114与数据线116(通常称作位线)之间源极到漏极串联连接在一起。接着由行解码器通过选择连接到浮动栅极存储器单元行(例如，120)的栅极的特定存取线(例如，1184)(通常称作字线)而激活所述浮动栅极存储器单元行(例如，120)来存取阵列。另外，位线BLl到BL4 116还可依据正在执行的当前操作驱动为高或低。如所属领域的技术人员已知，字线及位线的数目可远大于图1中所展示的字线及位线。位线BLl到BL4 116耦合到通过感测特定位线116上的电压或电流而检测每一单元的状态的感测装置(例如，读出放大器)130。字线WL7到mi) 118选择串联串中的待向其写入或从其读取的个别存储器单元102且以通过模式操作每一串联串中的剩余存储器单元。举例来说，每一存储器单元串联串通过源极选择栅极110耦合到源极线114且通过漏极选择栅极KM1-合到个别位线BLl 11610源极选择栅极110由耦合到源极选择栅极控制栅极的源极选择栅极控制线SG(S) 112控制。漏极选择栅极(例如104)由漏极选择栅极控制线SG(D) 106控制。在对如图1中所图解说明的存储器阵列执行的典型编程操作期间，举例来说，选择特定字线用于编程，例如WL4 IlS40在编程操作期间，启用及禁止交替位线进行编程。举例来说，可启用偶数位线用于编程耦合到偶数位线的存储器单元，同时禁止奇数位线编程耦合到奇数位线的存储器单元。接着，随后的编程操作禁止偶数位线且启用奇数位线。通常通过将OV施加到位线来启用这些位线用于对其相关联存储器单元的编程。举例来说，通常通过将供应电压Vcc (例如，2. 3V)施加到位线来禁止这些位线编程其相关联存储器单元。另一编程方法采用在编程操作期间将位线中的一者或一者以上偏置到不禁止编程但有效地减小编程的速率的电平。举例来说，可将位线偏置到0. 5V的电压以在编程操作期间减慢对耦合到所述位线的存储器单元的编程。图1进一步图解说明可在对选定存储器单元行(例如，WL4 IlS4)执行的编程操作期间施加的偏置电位的实例。在实例性编程操作期间，由于存在于SG(D)线106上的启用选择栅极KM1,3的2. 5V，通道区12 ,3被偏置到0V。由于存在于那些位线上的将选择栅极1042,4置于关断条件下的Vcc电位，通道区12忑,4不被偏置到BL2、BL4 1162,4上的电位。每一串的源极选择栅极110由SG(S)电压(例如，0.5V)以使其处于关断条件下的方式偏置。在图1的实例中，将VPASS电压施加到每一未选字线1187到1185、11 到11 。举例来说，VPASS可为10V。VPASS电压足以将未选存储器单元接通，但不足够高导致对这些存储器单元的编程。举例来说，将编程电位VPGM施加到被选择用于编程的字线，例如札4 1184。VPGM通常包含贯穿编程操作的一系列增加的电压脉冲。举例来说，VPGM编程脉冲范围可从12V到25V。由于置于每一未选字线上的VPASS电压及置于选定字线上的VPGM电压，BL2 1162串的通道区由虚线指示)升压。举例来说，由于漏极选择栅极1042处于关断状态，通道区12 可升压到8V的电位。通道区12 保持处于BLl Iiei的OV电位，因为漏极选择栅极KM1处于接通状态。然而，漏极选择栅极1042,4仍可从通道区1222,4(升压到8V)向偏置为Vcc (例如，2. 3V)的BL2、BL4 1162,4泄漏电荷。经由漏极选择栅极1042,4的此电荷泄漏可导致对未被选择用于编程的存储器单元的不期望效应。这些不期望效应称作编程干扰效应，其可将存储器单元的经编程状态变为非既定状态。出于上文所陈述的原因，且出于所属领域的技术人员在阅读及理解本说明书后将易知的其它原因，此项技术中需要(举例来说)用于减轻编程干扰效应的替代偏置方案。
发明内容
图1展示组织成NAND架构的存储器阵列的多个存储器单元串联串的典型布置。图2展示阈值电压分布。图3A及;3B展示根据本发明的实施例的用于编程的偏置方案。图4展示图解说明根据本发明的实施例的编程方法的流程图。图5展示根据本发明的实施例的编程方法步骤(例如图4中所展示)图6展示根据本发明的实施例的编程方法步骤(例如图4中所展示)图7展示根据本发明的实施例的编程方法步骤(例如图4中所展示)图8展示根据本发明的实施例的编程方法步骤(例如图4中所展示)图9展示根据本发明的实施例的编程方法步骤(例如图4中所展示)图10展示根据本发明的实施例的系统的功能框图。图11展示根据本发明的实施例的电路的示意图。图12展示根据本发明的实施例的波形的图示。
具体实施例方式在本发明实施例的以下详细说明中，参照形成本发明的一部分且其中以图解说明的方式展示可实践所述实施例的特定实施例的附图。为使得所属领域的技术人员能够实践
的额外细节。的额外细节。的额外细节。的额外细节。的额外细节。本发明而足够详细地描述这些实施例，且应理解，可利用其它实施例且可做出过程、电气或化学改变，而不背离本发明的范围。因此，不可将以下详细说明视为具有限制意义。随着电子系统的性能及复杂性的增加，在这些系统中对额外存储器的需求也增加。可通过增加集成电路的存储器密度(通过使用例如多电平单元(MLC)等技术)来解决此需求。举例来说，MLC NAND快闪存储器是具成本效益的非易失性存储器。多电平存储器单元将数据状态(例如，由位型式表示)指派给存储于存储器单元上的特定范围的阈值电压(Vt)。单电平存储器单元(SLC)准许将数据的单个二进制数字(例如，位)存储于每一存储器单元上。同时，MLC技术准许依据指派给单元的阈值电压范围的数量及在存储器单元的操作寿命期间所指派阈值电压范围的稳定性来存储每单元两个或两个以上二进制数字(例如，2、4、8、16个位)。用于表示由N位组成的位型式的阈值电压范围的数目(其有时称作Vt分布窗)为2n。举例来说，一个位可由两个范围表示，两个位可由四个范围表示，三个位可由八个范围表示，等等。一些存储器单元可存储每单元分数数目个位，例如1.5个位。一种常用命名惯例是将SLC存储器称作MLC (两电平)存储器，因为SLC存储器使用两个数据状态，以便存储由0或1表示的一个数据位(举例来说)。经配置以存储两个数据位的MLC存储器可由MLC (四电平)表示，经配置以存储三个数据位的MLC存储器可由MLC (八电平)表示，等等。图2图解说明MLC(四电平)存储器单元的Vt分布200的实例。举例来说，可将存储器装置的单元编程为归属于四个200mV的不同电压范围202到208中的一者内的Vt，每一电压范围用于表示对应于由两个位组成的位型式的数据状态。通常，在每一范围之间维持0.2V到0.4V的死空间210(其有时称作限度)以防止范围重叠。作为一个实例，如果存储于单元上的电压在Vt范围202内，那么此情况下的单元正存储逻辑‘11’状态且通常被视为经擦除状态。如果电压在Vt范围204内，那么此情况下的单元正存储逻辑‘01’状态。四个Vt范围中的范围206中的电压将指示此情况下的单元正存储逻辑‘00’状态。最后，存在于Vt范围208中的Vt指示逻辑‘10，存储于单元中。‘01，、‘00，及‘10，状态可称作经编程状态。图3A及;3B图解说明根据本发明的一个或一个以上实施例的用于编程若干个存储器单元的偏置方案。举例来说，图3的存储器单元302阵列300可包含SLC及/或MLC存储器单元且可包含比所展示的字线及位线更多的字线318及位线316、324。举例来说，图3A图解说明根据本发明的各种实施例在编程操作的第一部分期间的偏置方案且图:3B图解说明根据本发明的各种实施例在编程操作的第二部分期间的偏置方案。在图3所图解说明的特定实例中，选择耦合到字线WL4 3184的存储器单元3201>3用于编程。将禁止存储器单元3202,4编程。在稍后的编程操作期间，举例来说，可禁止存储器单元3201>3编程且可选择存储器单元3202,4用于编程。存储器单元3201>3可被视为第一页存储器单元，而存储器单元3202,4可被视为第二页存储器单元。如上文所论述，编程操作通常包含将一系列编程脉冲施加到选定字线。未选字线318^^具有在编程操作期间施加到其的Vpass电位(例如，10V)。所述系列编程脉冲(例如，Vpgm)在第一电平处开始且随着将每一脉冲施加到选定字线31 而增加某一量(例如，0. 5V增量)。举例来说，VreM范围可从12V到25V。信号SG (S) 312以电压(例如，0. 5V)偏置每一源极选择晶体管310的控制栅极以停用每一源极栅极晶体管310。举例来说，信号SG (D) 306以2. 5V偏置每一漏极选择晶体管304的控制栅极。然而，当耦合到这些栅极316^3中的每一者的位线偏置为OV时，仅漏极选择栅极3041>3变为导电的(例如，接通)。漏极选择晶体管3162,4未接通，因为这些栅极31 ,4所耦合到的位线偏置到阻止这些栅极接通的 Vml例如，Vcc)。由于图3Α中所图解说明的偏置条件，使得耦合到编程启用位线316。的存储器单元串的通道区32 ,3导电，且由于漏极选择栅极3041>3的接通状态其被拉动到其相应位线电位(例如，0V)。耦合到编程禁止位线31 ,4的漏极选择栅极3042,4的关断状态允许通道区32 ,4向上电容性耦合到禁止未选存储器单元3202,4编程的电位(例如，8V)。然而，如上文所论述，可能情况是，经停用漏极选择栅极3042,4可能由于跨越每一漏极选择晶体管的约8V的通道电位32 ,4与位线电位Vira 的电位差而泄漏。此电荷泄漏可减小经隔离通道区32 ,4的电位且导致未选存储器单元3202,4的某一量的编程干扰。举例来说，由于经由经停用漏极选择栅极3042,4的电荷泄漏，经隔离通道区32 ,4可从8V的电位减小到6V。举例来说，在一个或一个以上编程(例如，Vpgm)脉冲的施加之间，执行检验操作以检查每一选定存储器单元以确定其是否已达到其既定经编程状态，例如图2中所图解说明的那些状态。如果选定存储器单元已达到其既定经编程状态，那么在选定行剩余仍需要额外编程脉冲以达到其既定经编程状态的其它存储器单元的情况下禁止所述选定存储器单元进一步编程。在检验操作之后，在存在尚未完成编程的存储器单元的情况下施加额外编程脉冲VreM。施加编程脉冲接着执行检验操作的此过程继续，直到所有选定存储器单元已达到其既定经编程状态。举例来说，如果已施加特定数目个编程脉冲(例如，最大数据)且一个或一个以上选定存储器单元仍未完成编程，那么可将这些存储器单元标记为有缺陷的。当选定行的存储器单元已达到其既定经编程状态时，通过将其相关联位线偏置到编程禁止电平(例如，偏置到如所展示被施加到图3A的BL2及BL43162,4的Vinh 来禁止其进一步编程。举例来说，VINH—可为Vcc。尽管图3A中未展示，但一旦选定存储器单元320!达到其既定经编程状态，则其相关联位线BLl Siei将从偏置到OV(如图3A中所展示)改变为替代地偏置到Vira 举例来说)。随着越来越多的选定存储器单元达到其既定编程电平，将以Vira 偏置阵列300的更多位线316以便禁止这些存储器单元进一步编程。图3A中所图解说明的偏置方案的进一步结果是，由于编程禁止位线3162,4与被驱动到OV的电位的邻近选定位线316u之间的高位线电容，将编程禁止位线3162,4充电到编程禁止电平(例如，Vinh mw)较困难。选定存储器单元页中待编程的数据型式可从每个存储器单元被选择用于编程到仅一个存储器单元被选择用于编程而不同。因此，最糟情况位线电容条件将可能在将编程选定页的每个存储器单元时发生，因为此条件将产生被偏置到OV的最大数目个位线，因此导致编程启用位线(例如，偶数页位线)与编程禁止位线(例如，奇数页位线)之间的最大量的位线电容。随着选定存储器单元开始达到其既定经编程状态，其相关联位线偏置将从经启用(例如，0V)改变为经禁止(例如，VinilOT)。随着越来越多的位线从经启用改变为经禁止，阵列300的总位线到位线电容将开始降低。根据本发明的一个或一个以上实施例，偏置方案在编程操作期间响应于特定阈值事件而从图3A中所图解说明的偏置方案改变为图:3B中所图解说明的偏置方案。稍后关于图4到7论述根据本发明的各种实施例的特定阈值事件。图;3B图解说明响应于特定阈值事件(例如，在特定数目个编程脉冲的施加之后)而使用的偏置方案，所述特定阈值事件触发从图3A中所图解说明的偏置方案到图:3B的偏置方案的改变。在改变图3B的偏置方案之前，已将一个或一个以上编程脉冲施加到耦合到被选择用于编程的存储器单元3201>3页的字线WL43184。图;3B图解说明存储器单元3202及3204像其如图3A中所展示的那样保持被禁止编程。在图:3B的实例中，举例来说，现在禁止先前编程启用且选定的存储器单元320i，因为其已达到其既定经编程状态。尽管未展示，在被偏置到图3B中所展示的条件之前，位线SM1 (例如，图3A的位线316》可已连同位线3162,4—起偏置到Vinh ot，如上文所论述。选定存储器单元3203尚未实现其既定经编程状态且其位线3243仍通过所述位线上的OV偏压而为编程启用的。如上文所论述，在编程操作中的特定点处，将原始被禁止的编程禁止位线及/或当其相应选定存储器单元达到其既定经编程状态时改变为禁止状态的位线偏置到高于VINH—的位线电位。此在图3B中由位线324"4到Vinh hkh的位线偏置指示。根据本发明的一个或一个以上实施例，Vinh hkh可约为Vcc的两倍。举例来说，Vinh hkh可实质上等于4V。如上文所论述，随着越来越多的位线被编程禁止，总位线到位线电容降低。在某一点处，此电容足够减小，使得现在可将编程禁止位线驱动到较高位线电压(例如，Vinh HKH)。随着编程脉冲电位(VreM)增加，编程干扰效应越来越大。较高禁止电压Vinh hkh的施加用于减小跨越漏极选择栅极304u3及经隔离通道区326U4的电位差。电位差的此减小减小电荷经由经停用漏极选择栅极泄漏到其耦合位线的可能性，此又有助于减轻经禁止存储器单元中的编程干扰效应。根据一个或一个以上实施例，所有编程禁止位线可同时向上偏置到Vinh hkh电平。另外其它实施例可仅向上偏置编程禁止位线的子组。举例来说，如果被偏置到较低禁止电平(例如，Vinh low)的特定数目个编程禁止位线彼此邻近，那么可将这些位线偏置到较高电平(例如，VinilHreH)，同时邻近编程启用位线的编程禁止位线可保持偏置为较低Vinil
禁止电压。将执行额外编程脉冲及检验操作，直到所有选定存储器单元已达到其既定经编程状态，或直到已执行最大数目个操作。图4图解说明根据本发明的一个或一个以上实施例的编程操作的流程图。举例来说，选择存储器单元行及页用于编程400且对编程脉冲计数PRG PULSE CT值进行复位，例如复位为零。举例来说，将未选位线偏置到第一编程禁止电压402，例如上文所论述的Vinh靜举例来说，将选定位线偏置到编程启用电压，例如0V。将编程脉冲施加到选定行404，接着是检验操作以确定选定存储器单元是否已完成编程。如果所有选定存储器单元已完成编程406，那么编程操作完成420。如果所有选定存储器单元尚未完成编程，那么更新PGMPULSE CT值(例如，递增1)。做出偏置方案(例如，编程模式)是否应继续(例如图3A中所展示)或偏置方案是否应改变为图3B所图解说明的方案的确定410。如果确定不改变偏置方案428，那么增加编程脉冲电平412(例如，增加IV)。再次将未选位线偏置到第一(例如，较低)禁止电压且再次将选定位线偏置到编程启用电压402。将处于通过步骤412确定的电平的编程脉冲施加到选定字线且再次检验选定存储器单元以确定是否所有选定存储器单元已完成编程406。重复这些步骤，直到所有选定存储器单元完成编程或做出改变430为图3B的偏置方案的确定410。关于图5到7论述根据本发明的各种实施例可导致改变位线偏置方案的决策410的各种阈值事件。可响应于图5中所图解说明的阈值事件500而做出到图:3B的偏置方案的改变。可做出当前PGM PULSE CT与特定脉冲计数的比较以确定偏置方案是否应改变。举例来说，如果PGM PULSE CT已达到15的计数(例如，已在步骤404中施加15个编程脉冲)，那么可改变偏置方案430i。如果已将少于15个编程脉冲施加到选定字线，那么可使用相同偏置方案428!且如关于步骤412所论述递增编程脉冲电平。根据本发明的一个或一个以上实施例，可使用所施加编程脉冲的其它数目作为改变偏置方案的准则。举例来说，根据一个或一个以上实施例，可存在可施加的编程脉冲的特定最大数目。在特定数目个(例如，最大数目中的特定数目个及/或最大数目的一定百分比)编程脉冲的施加之后，偏置方案可改变。举例来说，最大数目可为20个编程脉冲且偏置方案可在脉冲编号15的施加之后改变。此外，根据一个或一个以上实施例，举例来说，如果在已施加最大数目个脉冲(例如，20个)时一个或一个以上存储器单元尚未完成编程，那么可将这些存储器单元标记为有缺陷的。也可响应于阈值事件600而改变偏置方案，如图6中所图解说明。举例来说，可在特定数目个选定存储器单元已达到其既定状态时改变偏置方案。举例来说，特定数目根据一个或一个以上实施例可为完成编程的存储器单元的实际计数。其它实施例可响应于选定存储器单元页的一定百分比的存储器单元达到其既定状态而改变偏置状态。举例来说，可在待编程的选定存储器单元页的80%的存储器单元已达到其既定状态时改变偏置方案4302。然而，此百分比可根据经历编程的单元的数目而不同。举例来说，选定页的75%的存储器单元具有经擦除状态(例如，图2的状态202)作为其既定状态(举例来说)。因此，在实现80%阈值实例之前仅选定存储器单元页的5%的存储器单元可实际上经编程。换句话说，根据本发明的一个或一个以上实施例，百分比准则可不依据实际上经历编程(例如，阈值电压改变)的存储器单元的数目，而是依据编程禁止位线的百分比，而不管经禁止位线是原始被禁止还是在编程操作的过程期间从经启用状态改变为经禁止状态。也可响应于阈值事件700而改变偏置方案，如图7中所图解说明。图7的事件700是当特定数目个(例如，一定百分比及/或有的)待编程存储器单元达到其既定状态或另一特定状态时。举例来说，选定存储器单元页可经配置以编程为如图2中所图解说明的经编程状态中的一者。阈值事件可为当待编程存储器单元已实现其既定经编程状态或其它状态时。举例来说，可在待编程为‘01’状态的存储器单元已全部达到‘01’状态时改变偏置方案(举例来说)。根据本发明的一个或一个以上实施例，其它阈值事件及/或经编程状态是可能的。返回参照图4，在改变偏置方案的决策430之后，将未选位线偏置到第二编程禁止电平414(例如，Vinil_)。再次将选定位线偏置到编程启用电平(例如，0V)。接着将额外编程脉冲施加到选定字线，接着是检验操作以确定418对选定页的编程是否完成。如果选定页的存储器单元已完成编程，那么编程操作完成420。如果额外编程是必要的，那么递增PGM PULSE CT 422。将PGM PULSE CT的当前值与特定计数值(例如，最大计数值)进行比较424。如果特定计数值(例如，所施加编程脉冲的数目)已达到设定最大值，那么可停止编程操作420及/或可做出哪些存储器单元已在所分配数目个所施加编程脉冲中编程失败的确定(未展示)。可阻止被确定为有缺陷的存储器单元及/或包含有缺陷存储器单元的整个存储器单元页将来用于存储器装置。如果尚未施加最大数目个编程脉冲，那么再次将编程脉冲电平增加某一量4 或可在已达到特定最大VreM电平的情况下保持其恒定。接着，再次将未选位线偏置到第二禁止电平且将选定位线偏置到启用电压414。再次将增加的编程脉冲电平施加到选定存储器单元页416且执行另一检验操作。重复此步骤序列，直到编程完成418或已施加最大数目个编程脉冲424。图4的步骤414图解说明偏置方案，例如关于图:3B所论述的偏置方案。图8及9提供根据本发明的各种实施例的步骤414偏置方案的进一步细节。图8图解说明步骤411的额外细节且展示其中仅将未选位线偏置到第二编程禁止电平(例如，Vinh hkh)的偏置方案800。将选定位线偏置到编程启用偏置电平(例如，0V)。举例来说，此后接着是将编程脉冲施加到选定字线，例如416。根据本发明的一个或一个以上实施例，可以任一次序将选定及未选位线偏置到其相应电平或可实质上同时偏置。图9图解说明根据本发明的一个或一个以上实施例的替代位线偏置方案4142。图9图解说明步骤4142包含至少两个步骤900及902。举例来说，将未选及选定位线两者偏置到第二编程禁止电平900。此后接着是仅将选定位线902放电，再接着是施加编程脉冲及执行检验操作，例如步骤416(举例来说)。此方法4142的期望结果是，当阵列的所有位线被向上偏置到相同高禁止电压时，因此减小位线到位线电容(如上文所论述)的量，从而使驱动电路(例如，330)更容易地将位线偏置到比在邻近选定位线被偏置到低编程启用电压的情况下更高的禁止电压(举例来说)。尽管图4中未展示，举例来说，额外实施例也可将所有位线偏置到第一禁止电压，接着是将选定位线放电，再接着是施加编程脉冲，例如在步骤402及404期间。尽管图8及9图解说明将未选位线偏置到第二编程禁止电压，但可使用额外电平。举例来说，可仅将未选位线偏置到第一或第二电平，例如偏置到Vinilot或VINH—HKH。额外实施例可在步骤414的每次执行期间将位线电压增加特定量。举例来说，每一遍步骤414可将编程禁止位线偏置电压增加0. IV(举例来说)。根据本发明的各种实施例，可使用其它电压步长。应注意，图4到9所图解说明的编程方法不限于特定描述的那些编程方法。举例来说，不是每个编程脉冲均有必要后跟检验操作。图10是根据本发明的一个或一个以上实施例具有至少一个存储器装置的电子系统的功能框图。图10中所图解说明的存储器装置1000耦合到主机，例如处理器1010。处理器1010可为微处理器或某一其它类型的控制电路。存储器装置1000及处理器1010形成电子系统1020的部分。存储器装置1000已被简化以聚焦于有助于理解本发明的各种实施例的存储器装置的特征上。存储器装置1000包括可布置成行与列的库的一个或一个以上存储器单元阵列1030。举例来说，存储器阵列1030可包含SLC及/或MLC存储器。根据一个或一个以上实施例，存储器阵列1030的这些存储器单元为快闪存储器单元。存储器阵列1030可由驻存于作为存储器装置1000的部分的单个或多个裸片上的多个存储器单元库、块及段组成。存储器阵列1030的存储器单元还可适于在每一单元中存储不同密度(例如，MLC(四电平)及MLC(八电平))的数据。地址缓冲器电路1040经提供以锁存在地址输入连接AO到Ax 1042上提供的地址信号。地址信号由行解码器1044及列解码器1046接收及解码以存取存储器阵列1030。所属领域的技术人员将了解，受益于本说明，地址输入连接1042的数目取决于存储器阵列1030的密度及架构。也就是说，地址的数目随增加的存储器单元计数及增加的库及块计数两者而增加。存储器装置1000通过使用感测装置(例如，感测/数据高速缓冲存储器电路1050)感测存储器阵列列中的电压或电流改变来读取存储器阵列1030中的数据。感测/数据高速缓冲存储器电路1050在至少一个实施例中经耦合以从存储器阵列1030读取数据行并将其锁存。举例来说，感测/数据高速缓冲存储器电路可用作感测装置330，例如图3中所展示。包括用于经由多个数据连接1062与处理器1010进行双向数据通信的数据输入及输出缓冲器电路1060。提供写入电路1055以将数据写入到存储器阵列1030。举例来说，控制电路1070经配置以至少部分地实施本发明的各种实施例的方法，例如各种数据线偏置方案。根据本发明的一个或一个以上实施例，控制电路1070还可经配置以确定何时改变偏置方案，如上文所论述。在至少一个实施例中，控制电路1070可使用状态机。控制信号及命令可由处理器1010经由命令总线1072发送到存储器装置1000。举例来说，命令总线1072可为离散信号或可由多个信号组成。这些命令信号1072用于控制对存储器阵列1030的操作，包括数据读取、数据写入(编程)及擦除操作。可将命令总线1072、地址总线1042及数据总线1062全部组合或可部分地组合以形成若干个标准接口1078。举例来说，存储器装置1000与处理器1010之间的接口 1078可为通用串行总线(USB)接口。接口 1078还可为与许多硬盘驱动器(HDD) —起使用的标准接口，如所属领域的技术人员已知。举例来说，接口可采取SATA或PATA接口的形式。图10中所图解说明的电子系统已被简化以促进对存储器的特征的基本理解且仅用于图解说明的目的。所属领域的技术人员已知非易失性存储器的内部电路及功能的更详
细理解。图11图解说明根据本发明的一个或一个以上实施例耦合到控制电路1112的存储器单元1102的两个NAND串1120的简化图。举例来说，图11中所展示的控制电路1112可为上文关于图10所论述的控制电路1070的部分。存储器单元1120的两个NAND串(省略一些细节来进行图解说明以改善可读性)在配置上类似于上文关于图3A及;3B所论述的那些NAND串。举例来说，NAND串IUO1可被视为奇数串，而NAND串11202可被视为偶数串。因此，位线IKM1可被视为奇数位线且11042可被视为偶数位线。图11的控制电路1112包含两个电路子组。1114为多路复用器(例如，高电压)电路WMUX。1116为也可包含上文关于图10所论述的高速缓冲存储器电路1050的部分的高速缓冲存储器电路(例如，低电压)。控制电路1112是以简化形式展示的以改善图的可读性且可进一步包含除所展示的电路以外的额外电路。图11中所展示的电路既定图解说明上文关于本发明的各种实施例论述的方法的若干个实施方案中的一者。根据本发明的各种实施例，图11中所展示的信号名称既定作为说明性而非限制性。根据一个或一个以上实施例，例如在对一个或一个以上选定存储器单元执行编程操作之前，WMUX 1114电路可将两个位线预充电到VBL_PRECHG电位。举例来说，VBL_PRECHG电平可为4V。根据一个或一个以上实施例，VBL_PRECHG电位可为Vcc的两倍。也可使用大于Vcc的其它VBL_PRECHG电压。举例来说，VBL_PRECHG电平可在Vcc与4V之间的电压范围中。可通过使用施加到晶体管1118及1120的相应晶体管控制栅极的信号BIAS_0及BIAS_E激活晶体管1118及1120来个别地及/或同时地将两个位线1104充电到VBL_PRECHG电位，如图11中所展示。同时，使用施加到晶体管1122及IlM的相应晶体管控制栅极的信号BLS_0及BLS_E来去激活晶体管1122及11M。举例来说，在晶体管1118被激活的情况下，经由晶体管1118将位线IKM1向上偏置到VBL_PRECHG电位。当晶体管1122及IlM被去激活时，电路1116不影响位线1104的偏置。在位线IKM1及/或11042的向上偏置之后，例如通过改变施加到晶体管控制栅极的BIAS_0及BIAS_E信号来去激活晶体管 1118 及 1120。耦合到经预充电位线1104的NAND串1120可以或可不包括被选择用于编程的存储器单元。如上文所论述，通常一起编程偶数及奇数NAND串，例如，可编程所有偶数NAND串，同时禁止奇数NAND串编程，且反之亦然。如果被选择用于编程的NAND串(例如，偶数或奇数NAND串)的群组不包含被选择用于编程的存储器单元，例如在将不对一个或一个以上存储器单元进行编程及/或其已经实现既定经编程状态的情况下，可在特定编程操作期间全部禁止多个邻近NAND串编程。举例来说，没有一个NAND串1120可包含被选择用于编程的存储器单元。在另一实例中，NAND串1104中的一者可包含被选择用于编程的存储器单元。为启用包含选定存储器单元的NAND串，将减小存在于对应位线(例如，VBL_PRECHG)上的预充电电压。在一个实施例中，可将位线电压放电到OV(例如，接地)电位。在其它实施例中，可将位线放电到足够低的非零电平(例如，0.5V)以允许在选定存储器单元中发生至少一些编程效应。根据本发明的各种实施例，其它电压是可能的。举例来说，例如经由晶体管1122及IlM将包含选定存储器单元的位线1104的全部及/或部分放电放电。如果NAND串11202包含选定存储器单元，那么可通过图11中所展示的信号BLS_E激活晶体管1124。此将位线11042耦合到电路1116。当未启用晶体管1122时，位线IKM1从电路1116切断，且因此保持VBL_PRECHG电位。电路1116图解说明分别耦合到晶体管1126、1130及1132的控制栅极的多个控制信号(例如，REG、BLC、EQU)。然而，本发明的一个或一个以上实施例不限于这些信号，而是经图解说明以提供根据根据本发明的各种实施例的方法的一个实施方案的实例。可通过图11中所示的耦合到电路1116的晶体管11 的控制栅极的信号REG来激活及/或去激活所述晶体管。电路1116进一步包含耦合到晶体管11 且耦合到接地iGND'电位的第二晶体管11观。晶体管11 的控制栅极耦合到反向器1134及1136的输出。这些反向器可由晶体管1130及1132控制且可通过所展示的耦合到这些晶体管的控制栅极的信号BLC及EQU来激活及/或去激活这些晶体管。电路1116可包含除图中所展示的那些以外的其它电路及/或电路组件(例如，逻辑电路)。如上文所论述，为减小特定经预充电位线上的预充电电压，去激活晶体管1118及1120且激活晶体管1122及/或11M。激活晶体管1122及IlM中的一者或其两者将相应经预充电位线1104耦合到耦合电路1114与1116的节点1138。举例来说，为完成对经预充电位线的既定电压调整，可驱动信号REG、BLC及EQU的一个或一个以上组合以便激活晶体管11 及11观。这两个晶体管的激活完成到接地GND的路径，其是从经预充电位线1104经由经激活晶体管1122及/或1124、经由信号1138且经由经激活晶体管11 及11 到达GND。举例来说，此路径允许在对选定存储器单元执行编程操作之前将存在于位线1104上的预充电电位的部分及/或全部放电。图12图解说明经开发以实施根据本发明的各种实施例的一个或一个以上偏置方法的波形1200。执行编程操作的两个阶段图解说明于图12中。执行预充电阶段1202，接着是编程阶段1204。所展示信号的绝对振幅、相对振幅及/或持续时间(例如，时间)不打算作为限制性，而是既定作为说明性，以描述根据本发明的一个或一个以上实施例。举例来说，借助对选定存储器单元(例如，图:3B的存储器单元3203)执行的编程操作的实例来论述图12中所展示的波形。表1提供在图12中所展示的编程操作期间施加且根据本发明的一个或一个以上实施例的偏置条件的实例。举例来说，图12及表1中所展示的S⑶信号可对应于S⑶信号306，UN_WL (未选字线)可对应于信号线318^及3185_7，SEL_WL (选定字线)可对应于信号3184，SGS可对应于信号312，SEL_BL (选定位线)可对应于信号3243，UN_BL (未选位线)可对应于3 "及3244，且SRC可对应于信号314。在时间Tl处的预充电阶段1202期间，将S⑶、UN_WL及SEL_WL信号偏置到表1中所展示的电平。举例来说，在T2处，将SEL_BL及UN_BL向上偏置到大于Vcc的电压(例如，Vinh HreH)，例如向上偏置到4V。举例来说，如T3处所展示，UN_BL偏置电平保持处于4V且SEL_BL放电到低及/或OV电压。可将SEL_BL偏置到0.5V的电位，例如上文关于图11所论述。应注意，举例来说，在T4处从预充电节点1202转变1206到编程阶段1204之后，将UN_WL偏压调整到Vpass电位，例如调整到10V。举例来说，Vpass电位可跨越所有未选字线恒定(例如，10V)且/或Vpass电位可依据各种条件(例如，未选字线与选定字线的接近性)而改变。通过将编程电位施加到SEL_WL来增加SEL_WL偏置电位。举例来说，所施加编程电位(例如，编程脉冲)可从12V向上增加到20V。信号(例如，S⑶、SGS、SRC)的额外信号偏置电平改变展示于表1中。在T5处，SEL_WL上的编程电位及UN_WL上的Vpass电位已被放电。最后，举例来说，在T6及编程操作的完成时，可将图12中所展示的信号线中的一者或全部放电到OV的电位。表 权利要求
1.一种操作具有多个存储器单元的存储器装置的方法，所述方法包含在编程操作的第一部分期间将第一编程禁止偏压施加到数据线；及在所述编程操作的第二部分期间将第二编程禁止偏压施加到数据线，其中所述第二编程禁止偏压大于所述第一编程禁止偏压。
2.根据权利要求1所述的方法，其中在编程操作的第一部分期间将第一编程禁止偏压施加到数据线包含在所述编程操作的所述第一部分期间将耦合到将被禁止编程的存储器单元的一个或一个以上数据线偏置到第一编程禁止电压且在所述编程操作的所述第一部分期间将一个或一个以上第一编程脉冲施加到经启用以用于编程的存储器单元。
3.根据权利要求2所述的方法，其中在所述编程操作的第二部分期间将第二编程禁止偏压施加到数据线包含在所述编程操作的所述第二部分期间将耦合到将被禁止编程的存储器单元的所述数据线中的一者或一者以上偏置到第二编程禁止电压且在所述编程操作的所述第二部分期间将一个或一个以上第二编程脉冲施加到经启用以用于编程的存储器单元。
4.根据权利要求2所述的方法，其中将一个或一个以上数据线偏置到所述第一编程禁止电压进一步包含将所述一个或一个以上数据线偏置到供应电压。
5.根据权利要求3所述的方法，其中将一个或一个以上数据线偏置到所述第二编程禁止电压进一步包含将所述一个或一个以上数据线偏置到约为所述供应电压的两倍的电压。
6.根据权利要求3所述的方法，其中将一个或一个以上数据线偏置到所述第二编程禁止电压进一步包含偏置所述一个或一个以上数据线，其中所述第二编程禁止电压在供应电压到4V的电压范围中。
7.根据权利要求2所述的方法，其进一步包含通过将耦合到将启用以用于编程的存储器单元的数据线接地来启用将编程的一个或一个以上存储器单元。
8.根据权利要求3所述的方法，其中将所述一个或一个以上数据线偏置到所述第二编程禁止电压进一步包含在经启用以用于编程的特定数目个所述存储器单元已在所述编程操作的所述第一部分期间完成编程之后将所述一个或一个以上数据线偏置到所述第二编程禁止电压。
9.根据权利要求3所述的方法，其中将所述一个或一个以上数据线偏置到所述第二编程禁止电压进一步包含在特定数目个第一编程脉冲已在所述编程操作的所述第一部分期间施加到经启用以用于编程的所述存储器单元之后将所述一个或一个以上数据线偏置到所述第二编程禁止电压。
10.根据权利要求9所述的方法，其中将所述一个或一个以上数据线偏置到所述第二编程禁止电压进一步包含在经启用以用于编程的特定数目个所述存储器单元已在所述编程操作的所述第一部分期间达到特定状态之后将所述一个或一个以上数据线偏置到所述第二编程禁止电压。
11.根据权利要求3所述的方法，其中将一个或一个以上数据线偏置到所述禁止电压中的一者包含在耦合到特定数据线的存储器单元未被选择用于编程及/或已在所述编程操作的其相应部分期间完成编程的情况下将所述特定数据线偏置到所述禁止电压中的所述一者。
12.根据权利要求2所述的方法，其中将一个或一个以上数据线偏置到第一编程禁止电压包含在施加所述一个或一个以上第一编程脉冲之前，在所述编程操作的所述第一部分期间将多个数据线偏置到所述第一编程禁止电压，接着将耦合到经启用以用于编程的存储器单元的所述数据线中的一者或一者以上放电。
13.根据权利要求3所述的方法，其中将所述数据线中的一者或一者以上偏置到第二编程禁止电压进一步包含在施加所述一个或一个以上第二编程脉冲之前，在所述编程操作的所述第二部分期间将多个数据线偏置到所述第二编程禁止电压，接着将耦合到经启用以用于编程的存储器单元的所述数据线中的一者或一者以上放电。
14.根据权利要求1所述的方法，其进一步包含在所述编程操作的第三部分期间将耦合到将被禁止编程的存储器单元的所述数据线中的一者或一者以上偏置到第三编程禁止电压且在所述编程操作的所述第三部分期间将一个或一个以上第三编程脉冲施加到经启用以用于编程的存储器单元，其中所述第三编程禁止电压大于所述第二编程禁止电压且其中在所述一个或一个以上第二编程脉冲之后施加所述一个或一个以上第三编程脉冲。
15.一种存储器装置，其包含多个存储器单元；及控制电路，其中所述控制电路经配置以在编程操作的第一部分期间将第一编程禁止偏压施加到数据线；及在所述编程操作的第二部分期间将第二编程禁止偏压施加到数据线，其中所述第二编程禁止偏压大于所述第一编程禁止偏压。
16.根据权利要求15所述的存储器装置，其中所述控制电路进一步经配置以在所述编程操作的所述第一部分期间将所述第一编程禁止偏压施加到耦合到将被禁止编程的存储器单元的数据线，在所述编程操作的所述第一部分期间将一个或一个以上第一编程脉冲施加到经启用以用于编程的存储器单元，在所述编程操作的所述第二部分期间将所述第二编程禁止偏压施加到耦合到将被禁止编程的存储器单元的数据线，且在所述编程操作的所述第二部分期间将一个或一个以上第二编程脉冲施加到经启用以用于编程的存储器单元。
17.根据权利要求16所述的存储器装置，其中所述控制电路进一步经配置以在所述施加所述一个或一个以上第一编程脉冲之前，同时在所述编程操作的所述第一部分期间将所述第一编程禁止偏压施加到耦合到将被禁止编程的存储器单元的数据线且在所述编程操作的所述第一部分期间将所述第一编程禁止偏压施加到耦合到将被启用以用于编程的存储器单元的数据线，接着在所述编程操作的所述第一部分期间将耦合到经启用以编程的存储器单元的数据线放电。
18.根据权利要求16所述的存储器装置，其中所述控制电路进一步经配置以在所述施加所述一个或一个以上第二编程脉冲之前，同时在所述编程操作的所述第二部分期间将所述第二编程禁止偏压施加到耦合到将被禁止编程的存储器单元的数据线且在所述编程操作的所述第二部分期间将所述第二编程禁止偏压施加到耦合到将被启用以用于编程的存储器单元的数据线，接着在所述编程操作的所述第二部分期间将耦合到经启用以编程的存储器单元的数据线放电。
19.根据权利要求15所述的存储器装置，其中所述控制电路进一步经配置以响应于若干个存储器单元已在所述编程操作的所述第一部分期间完成编程而执行所述编程操作的所述第二部分。
20.根据权利要求15所述的存储器装置，其中所述存储器单元为多电平NAND配置的存储器单元，且其中所述控制电路经配置以响应于若干个所述多电平存储器单元已在所述编程操作的所述第一部分期间达到特定状态而执行所述编程操作的所述第二部分。
全文摘要
本发明揭示存储器装置及方法，例如经配置以在编程操作的第一部分期间将第一编程禁止偏压施加到数据线且在所述编程操作的第二部分期间将第二编程禁止偏压施加到数据线的装置。所述第二编程禁止偏压大于所述第一编程禁止偏压。
文档编号G11C16/34GK102598142SQ201080040137
公开日2012年7月18日 申请日期2010年9月9日 优先权日2009年9月10日
发明者合田晃, 安德鲁·比克斯勒, 朱塞平娜·普齐利, 维奥兰特·莫斯基亚诺 申请人:美光科技公司