专利名称：具有低电压模式操作的存储器的制作方法
技术领域：
本发明一般地涉及存储器并且更具体地涉及低电压模式的存储器操作。
背景技术：
存储器诸如DRAM、SRAM、闪存(Flash)和MRAM在特定的电压电平下操作以确保用于信息的存储、写入和读取的正确操作。存储器可以在诸如处理器或数据处理系统的器件中实现以存储系统。
通过参考附图，本发明可以更好理解，并且本发明的众多目的、特征和优点对于本领域技术人员而言变得显而易见。图1是根据本发明的一种实施例的存储器的电路图。图2是根据本发明的一种实施例的电压调节电路的电路图。图3是根据本发明的一种实施例的存储器的电路图。图4是根据本发明的一种实施例的电压调节电路的电路图。图5是根据本发明的一种实施例的存储器的操作的流程图。在不同的附图中使用相同的参考符号来指示类似项，除非另有说明。附图并不一定按比例来绘出。
具体实施例方式下面给出了关于执行本发明的模式的详细描述。该描述意在对本发明的说明而不应被认为是限制。如同在此所描述的，存储器包括用于在低电压模式中以比正常电压模式期间更低的电压来操作的电路。存储器能够在供给各个单元和位线的正常电压下访问并且也能够在用于操作于低电压模式中的降低的电压下访问。图1是根据本发明的一种实施例的存储器的电路图。在所示出的实施例中，存储器101包括位于行107和109以及列103和105的SRAM存储器单元的2X2阵列102。列 103包括单元113和117，以及列105包括单元115和119。存储器101还包括字线驱动器 111，字线驱动器111分别将在写字线WffLO和WffLl上的字线信号提供给行107和109的单元，以及分别将在读字线RWLO和RWLl上的字线信号提供给行107和109的单元。在图1的实施例中，列103的单元与写位线WBLO和WBLBO及读位线RBLO耦连。列 105的单元与写位线WBLl和WBLBl及读位线RBLl耦连。位线驱动器123被用来将在数据输入线DinO和DinbO上输送的数据写入列103的单元。位线驱动器125被用来将在数据输入线Dinl和Dinbl上输送的数据写入列105的单元。每个位线驱动器(123和12 都包括两个反相器，每个包括串联耦连于VDD端子与节点136之间的PMOS和NMOS晶体管。反相器的输入与数据输入线连接并且输出与写位线连接。例如，数据输入线DinO与位线驱动器123的反相器的输入连接，其中反相器的输出与写位线WBLBO连接。在一种实施例中，每个列都可以包括在列没有被选择时将位线驱动器与位线隔离的列选择晶体管(没有示出)。在所示出的实施例中，阵列102的每个单元都是8晶体管SRAM存储器单元。单元 113包括字线晶体管139和141，被耦连以形成存储节点150和152的交叉耦连的晶体管 143、145、147和149，以及构成读端口的读取晶体管151和153。NMOS晶体管139和141具有与写字线WffLO连接的栅极。在写操作期间，当WffLO为高(对所示实施例而言是处于其断言状态(asserted state))以将值写入单元113和115时，晶体管139是导通的以启用从WBLBO到存储节点150的电流通路，并且晶体管141是导通的以启用从WBLO到存储节点 152的电流通路以将那些节点设置成表示由数据输入信号DINO和DINBO所控制的存储值的互补电压。互补电压值在WWLO返回至低电压状态之后保留于节点150和152上。单元 115按照与Dim和DINBl中的数据相同的方式来写入。单元113还包括读取晶体管151和153以在单元113的读取期间将读位线RBLO 的电压设置成由节点152的电压而定的电压。晶体管151的栅极与RWLO连接并且在该字线处于断言状态(在图1的实施例中处于高电压电平)时是导通的。节点152的电压控制着晶体管153导通与否以便是否将读位线RBLO耦连至较低的供电电压节点136。如果晶体管153在读期间是不导通的，那RBLO的电压保持于预充电的VDD电平。读位线RBLO和 RBLl分别耦连至驱动器127和129以在读操作期间提供来自存储器单元的输出数据。单元115、117和119以相似的方式来配置和操作。在读期间，存储于行107或109之内的数据被并行地读取。在所示出的实施例中，晶体管143和147的源极与电源端子VDD连接。晶体管145 和149的源极与节点136连接。在所示出的实施例中，从晶体管143和147的源极的节点到晶体管145到149的源极的节点的电压被称为“在存储器单元两端的电压”。存储器单元 113(以及其它存储器单元)的操作特性由存储器单元两端的电压所控制。存储器101包括较低供电电压的节点136，该节点136在一种操作模式期间能够被选择性地设置，即在正常操作期间被设置于系统接地电压值(VSS)以及在低电压模式期间被设置于高于系统接地值的电压(VVSS)。节点136的电压由电压调节电路131所控制，该电压调节电路131包括调节器133和选择晶体管134，选择晶体管134的栅极由模式控制器 112提供的使能信号(EN)所控制。当使能信号处于低值时，晶体管134是不导通的并且节点136的电压由调节器133设置成虚拟接地值VVSS。当使能信号EN处于高值时，节点136 被拉至系统地(VSQ。通过能够选择性地提高节点136处的电压，电路131能够被用来选择性地控制在阵列102的存储器单元两端的电压。使能信号EN由模式控制器112控制。模式控制器112控制存储器101的操作模式。操作模式能够由软件程序(例如控制存储器101实现于其中的系统的操作系统)或者由诸如电源管理单元的单独电路(没有示出)来设置。虽然在图1中示出了 2X2阵列，但是阵列102能够包括不同数量的行和/或列使得存储器101能够包括数量显著大于图1所示出的单元数量的单元。此外在其它的实施例中，存储器101能够具有其它的结构(例如具有结合的写和读字线或者结合的写和读位线)，包括其它的电路(例如，读出放大器)，和/或包括其它类型的存储器单元(例如DRAM、MRAM、6单元SRAM等)。例如，存储器101能够包括允许一个数据输出线可选择性地耦连至多个列的列选择电路。此外，某些实施例可以每列只具有一个位线。图2是电压调节电路131的电路图。调节器133包括晶体管209、205、207、201和 203。当晶体管134导通时，节点136被拉至系统地(VSS)。当晶体管134不导通时，节点 136的电压由晶体管207的栅-源电压来设置。当晶体管134不导通时，通过阵列102的位单元的漏电流将节点136充电至高于VSS的值(VVSS)。该电压使得晶体管207部分导通以将节点211拉至使晶体管201和203部分导通的低于VDD的电压。由于晶体管201的部分导通，节点215被拉至高于VSS的值。该电压使得晶体管209和205部分导通。因而，晶体管209反作用于节点136上的电压升高至预定的值(VVSS)以上。在一种实施例中，VVSS 在VSS以上300mV，但是在其它的实施例中可以为与VSS不同的值。其它类型的调节器可以使用于包括具有可编程的或可调节的值的调节器的其它实施例中。调节电路131被称为半睡眠(drowsy)调节器。在某些实施例中，调节电路131 可以包括与调节器133相似的多个调节器和晶体管134。例如，阵列102的单元的不同块可以各自关联于调节电路的不同调节器(类似于调节器133)和选择晶体管(类似于选择晶体管134)。其它实施例可以使用其它类型的调节电路来选择性地在节点136提供更高的电压。回过来参考图1，除了控制在阵列102的单元两端的电压之外，虚拟接地节点136 还耦连至位线驱动器123和125。在所示出的实施例中，驱动器123和125的NMOS晶体管的源极与节点136耦连。因此，写位线所能够放电到的最低电压也是虚拟接地节点136的电压。在正常操作期间，使能信号处于高电压电平以将节点136的电压拉至VSS。因而， 在阵列102的单元两端的电压是VDD-VSS或VDD，因为VSS是系统地。在正常操作模式的写操作期间，一个写位线(例如WBLB0)被拉至VDD而另一写位线(例如WBL0)被拉至VSS。此外在正常的操作期间，单元133的读操作或者使读位线(例如RBL0)维持于预充电的VDD电平(并且由输出驱动器127的PMOS保持器晶体管保持于该电平)或者将读位线拉至VSS， 因为晶体管153的源极与节点136连接。在另一种实施例中，输出驱动器PMOS保持器可以具有串联于它和VDD电压之间的附加的PMOS晶体管。该附加的PMOS晶体管的栅电极将连接至节点136使得在节点136升高至VSS以上时，该附加的PMOS晶体管的电导率被降低从而该保持器被消弱。这允许节点136在VSS以上抬升时保持器强度随着读端口 NMOS的下拉强度的降低而降低。如果PMOS保持器没有被消弱，那么如果节点136被提高到读端NMOS 的电导率降低至它不能够对保持器过度供电并且将读位线拉低的程度则可能发生读取“ 1 ” 失败。在低电压模式期间，使能信号被驱动至低电压状态，在该低电压状态节点136被拉至VSS以上的值(例如VVSS)。因此，在阵列102的位单元两端的电压降低至VVSS。另外， 在低电压模式中的写入期间，在所选列的真写位线或者互补写位线上的电压被拉至VVSS， 取决于正被写入的值。在一种实施例中，在低电压模式的写入或读取期间，写字线WWLO和 WWLl以及读字线RWLl和RWLO的较低供电电压为VSS而不是较高的电压VVSS。在较低电压的模式期间使用VSS而不是VVSS可以为用于未选择的线的更充分地截止的晶体管作准备。
能够在降低的于存储器单元两端的电压下访问(读或写)存储器单元可以允许由于降低的电压而消耗更小的功率。在某些实施例中，在单元的存储器访问中所消耗的功率与存储器单元两端的电压的平方乘上操作频率和存储器单元的总电容的积成比例。因此，降低存储器单元两端的电压使在读和写操作期间的功率能够降低。另外，降低静止状态 (没有读或写操作)的存储器单元两端的电压典型地降低了功率至1减去在单元两端的电压的降低的立方。因此，当使用存储器的系统(例如数据处理系统)处于低功率模式时能够使用低电压模式。在一种实施例中，使互补的写字线(WBL0和WBLB0)的较低电压与供应给晶体管 145和149的源极的(节点136的)较低供电电压在单元(113)的写入期间成为相同的值降低了在写操作期间所消耗的能量大小，因为在该写操作中写位线WBLBO和WBLO的电压分别等于150和152的锁存节点值。例如，如果被驱动至VSS的写位线WBLO和节点152在写入期间初始是处于VVSS(较高的电压)的，那么电流将由于电压失配而从节点152向下流过写位线WBLO以至系统地。而且，通过使晶体管153的源极连接至节点136而不是系统接地端子(VSS端子)， 晶体管153在正被读取时被更充分地截止并且节点152在低电压模式期间处于较高的低电压值(VVSS)。在这种情况下，当节点152位于VVSS的较高的低电压时，如果晶体管153的源极处于VSS而不是VVSS则晶体管153将处于电导率更高的状态。而且，在某些实施例中，启用具有能够在降低的电压模式中被读取或写入的单元的存储器可以允许在低电压模式中更快的读取时间或写入时间，因为不一定要为了执行读或写操作而改变在单元两端的电压。因而，可以不通过要求存储器改变在存储器单元两端的电压来执行读或写操作而实现功率节省。在某些实施例中，在低电压模式中，当存储器单元被耦连以接收VVSS时，存储器 101可以具有将电压互补型写位线中较低的那个耦连至VSS (乃至更低的电压)的能力以提供改进的写特性(例如写入辅助)。在该实施例的一种实例中，模式控制器112将提供第二使能信号来配置存储器101以在这种模式中操作。例如，参考图1，每个位线驱动器123 和125将包括NMOS晶体管以提供从那些驱动器的反相器的NMOS晶体管的源极(例如节点 128)到VSS端子(或较低电压端子)的电流通路。每个位线驱动器123和125还包括将在该写入期间使节点136与节点1 取消耦连并且在希望将写位线耦连至节点136时还被用来将节点1 耦连至节点136的附加的NMOS晶体管。该附加的NMOS晶体管的两个栅极将由第二使能信号来控制。图3是根据本发明的第二实施例的存储器的电路图。存储器301包括按行和列布置的存储器单元302的阵列。单元313和315与字线WffLO和RWLO耦连以及单元317和 319与字线WffLl和RWLl耦连。字线由字线驱动器311提供。单元313和317与互补写位线WBLBO和WBLO及读位线RBLO耦连。单元315和319与互补写位线WBLBl和WBLl及读位线RBLl耦连。在一种实施例中，单元313、315、317和319是与图1所示的那些单元相似的8晶体管SRAM单元，但是在其它实施例中可以是其它类型的存储器单元。存储器301包括写位线驱动器323和325，其中在图3中并没有示出驱动器325的晶体管。存储器301包括输出驱动器327和329，其中在图3中没有示出驱动器329的晶体管和反相器。存储器301与存储器101相似，除了代替能够调整在VSS和VVSS之间节点136的电压，存储器单元(313、315、317和319)和驱动器(323、325、327和329)被连接至能够选择性地提供VDD的电压(高的系统供电电压)或VVDD的较低电压的高供电节点312(在图 3中标记为“HSV 312”)。在低电压模式中，HSV供电节点312被降低至较低的电压VVDD以在存储器写入期间降低存储器单元两端的电压并且降低互补位线的较高的电压。此外，在低电压模式期间给输出驱动电路327和3 的PMOS保持器的源极提供VVDD从而保持器强度较弱以在节点312被降低至VDD以下时使较弱的存储器单元读端口(例如单元313的晶体管351和35 方便被拉低。如果PMOS保持器源极与VDD连接，那么如果节点136被降低到读端NMOS的电导率降低至它不能够对保持器过度供电并且将读位线拉低的程度则可能发生读取“1”失败。在一种实施例中，在低电压模式的读操作期间，写字线WffLO和WffLl以及读字线 RWLl和RWLO的高电压状态处于VDD而不是较低的电压VVDD。在低电压模式期间使高供电电压从VDD降低到VVDD起着在低电压模式期间降低存储器单元两端的电压的作用。因此，能够实现如同在单元两端的电压通过提高节点136 的电压来降低的存储器101那样的相同的功率节省。图4示出了用于在低电压模式期间由VDD选择性地将较低的VVDD电压供应于HSV 节点312的电压调节电路的一种实施例的电路图。调节电路400包括选择晶体管401，选择晶体管401的输入与来自模式控制器(没有示出)的使能信号耦连。当使能信号为低时，节点312的电压是VDD。当晶体管401由于使能信号(EN)为高而不导通时，晶体管409在当位单元漏电流将节点312拉低至VDD以下时变成部分导通的并且也引起晶体管407和405 部分导通。晶体管405是部分导通的引起晶体管411也是部分导通的，这又引起晶体管403 是部分导通的。晶体管403是部分导通的防止漏电流将节点312拉至远低于VDD。在一种实施例中，VVDD比VDD小300mV，但是在其它实施例中比VDD小的大小可以是其它值。其它实施例可以使用其它类型的调节电路来选择性地提供较低的电压。图5是给出根据本发明的一种实施例的存储器操作的流程图。该流程从操作501 开始。在判定503中，确定电路是否操作于低电压模式中。若否，则在操作505中，存储器操作于正常电压模式中，在该正常电压模式中于单元两端的电压是VDD-VSS (或VDD)。在操作507中，全部存储器读取和写入在单元两端的电压为VDD并且写位线和读位线具有VDD 至VSS的电压摆幅(voltage swing)的情况下进行。位线的电压摆幅是位线的高电压状态和低电压状态之间的电压差，其中电压状态取决于正在写入或读取的是哪个值。如果在判定503中，低电压模式是所需要的，那么在操作509中，半睡眠调节电路(用于图1的实施例的电路131或者用于图3和4的实施例的电路400)被激活，其中图1的节点136的电压被拉至VVSS或者图3的节点312的电压被拉低至VVDD。由于在操作509中的半睡眠调节器的激活，在位单元两端的电压在操作511中被降低。响应于确定已经在判定513中进行了写请求，写入在(以存储器单元两端的较低电压)启用了半睡眠调节器的情况下进行。在一种实施例中，在存储器单元两端的电压小于VDD并且写位线的电压摆幅也小于VDD。在所示出的实施例中，响应于确定在判定513中读操作被请求，所描述的实施例具有在正常电压模式中执行读取的选项。如果正常电压模式是所需要的，则在操作521中， 半睡眠调节器在521中被禁用并且在单元两端的电压返回至VDD(其中读取在操作523中在VDD执行)。在操作525中，半睡眠调节器被重新启用。如果在判定517中，低电压读取是所需要的，那么在操作519中，读操作在启用了半睡眠调节器的情况下执行并且在单元两端的电压小于VDD(并且读位线的电压摆幅也小于VDD)。如果在判定513中，既不希望读取也不希望写入，则流程转到判定527。如果在判定527中，正常电压模式是所需要的，则在529中禁用半睡眠调节器。否则，存储器保留于低电压模式中，在存储器单元两端的电压小于VDD。在其它的实施例中，返回至正常电压模式的判定可以在存储处于低电压模式中的其它时间做出。在其它的实施例中，存储器可以以不同的方式来操作。例如，可以没有退出低电压模式来执行读取的选项。此外在其它的实施例中，存储器可以具有退出低电压模式来执行存储器写入的选项。此外，存储器可以具有在存储器单元两端的电压低于VDD的情形实现写入辅助的选项，同时写字线在写入期间被断言至VDD。在一种实施例中，可以将在此所公开的存储器实现为数据处理器的高速缓存。在其它的实施例中，可以将存储器实现为数据处理系统中的独立存储器。一种实施例包括一种操作包含存储器单元的存储器的方法。该方法包括在维持存储器单元两端的第一电压的同时执行对存储器单元的子集的第一访问以及在维持存储器单元两端的第二电压的同时执行对存储器单元的子集的第二访问。第二电压小于第一电压。在执行第一访问和第二访问期间，存储器在第一电压供应端子接收第一供电电压以及在第二电压供应端子接收第二供电电压。第一电压是第一供电电压与第二供电电压之间的差。在另一种实施例中，存储器包括多个存储器单元。该多个存储器单元中的每个存储器单元包括第一电压供应节点和第二电压供应节点。在对单元的访问期间于该多个存储器单元中的单元两端的电压是第一电压供应节点的电压与第二电压供应节点的电压之间的电压差。存储器包括多个字线。该多个存储器单元中的每个存储器单元与该多个字线中的一字线耦连。存储器包括多个位线。该多个存储器单元中的每个存储器单元与该多个位线中的一位线耦连。存储器包括第一系统电压供应端子、第二系统电压供应端子、以及与第一系统电压供应端子以及该多个存储器单元中的存储器单元的第一电压供应节点耦连的电压调节电路。在对处于第一模式中的该多个存储器单元中的存储器单元的访问期间，电压调节电路将第一系统电压供应端子的电压供应给单元的第一电压供应节点使得访问单元的电压是第一电压差。在对处于第二模式中的该多个存储器单元中的存储器单元的访问期间，电压调节电路将与第一系统电压供应端子的电压不同的电压供应给单元的第一电压供应节点使得单元两端的电压为小于第一电压差的第二电压差。另一种实施例包括一种操作包含存储器单元的存储器的方法。存储器被配置以在正常电压模式和低电压模式中操作。该存储器单元的每个存储器单元都包括低电压供应节点。该方法包括在正常电压模式中，以系统接地供电电压给存储器单元的低电压供应节点供电，以及一旦从正常电压模式变换到低电压模式，就以第二供电电压给低电压供应节点供电。第二供电电压高于系统接地供电电压，使得存储器单元被配置为在低电压模式中以比存储器单元被配置为在正常电压模式中于其下操作的在单元两端的电压更低的在单元两端的电压来操作。该方法包括使用该更低的在单元两端的电压来执行对存储器单元的子集的访问。
对存储器单元的访问是读取存储于存储器单元中的信息或者将信息写入存储器单元。虽然已经示出并描述了本发明的特定的实施例，但是本领域技术人员应当意识到，在此基于教导，在不脱离本发明及其更广泛的方面的情况下可以进行另外的改变和修改，并且因而，所附的权利要求书应当将在本发明的真正精神和范围之内的所有此类改变和修改包含于它们的范围之内。
权利要求
1.一种操作包括存储器单元的存储器的方法，所述方法包括执行对所述存储器单元的子集的第一访问，同时维持所述存储器单元两端的第一电压；执行对所述存储器单元的所述子集的第二访问，同时维持所述存储器单元两端的第二电压，所述第二电压小于所述第一电压；其中在执行所述第一访问和所述第二访问期间，所述存储器在第一电压供应端子接收第一供电电压以及在第二电压供应端子接收第二供电电压，其中所述第一电压是所述第一供电电压与所述第二供电电压之间的差。
2.根据权利要求1所述的方法，其中所述第二访问是读取。
3.根据权利要求2所述的方法，还包括执行对所述存储器单元的子集的写入，同时维持所述存储器单元两端的所述第二电压。
4.根据权利要求2所述的方法，其中所述存储器单元的子集中的每个存储器单元与多个位线中的一个位线耦连； 所述第一访问是读取；其中对于所述第一访问的所述读取，所述多个位线的电压摆幅是所述第一电压； 其中对于所述第二访问的所述读取，所述多个位线的电压摆幅是所述第二电压。
5.根据权利要求1所述的方法，其中所述第二访问是写入。
6.根据权利要求5所述的方法，其中所述存储器单元的子集中的每个存储器单元与多个位线中的一个位线耦连； 所述第一访问是写入；其中对于所述第一访问的所述写入，所述多个位线的电压摆幅是所述第一电压； 其中对于所述第二访问的所述写入，所述多个位线的电压摆幅是所述第二电压。
7.根据权利要求1所述的方法，其中 所述存储器单元的子集与字线耦连；其中在所述第一访问期间，所述字线的断言状态与所述字线的未断言状态之间的电压差是所述第一电压；其中在所述第二访问期间，所述字线的断言状态与所述字线的未断言状态之间的电压差是所述第一电压。
8.根据权利要求1所述的方法，其中所述存储器单元中的每一个都包括第一电压供应节点和第二电压供应节点，其中存储器单元两端的电压是所述第一电压供应节点的电压与所述第二电压供应节点的电压之间的电压差；所述存储器包括与所述第一电压供应端子耦连的电压调节电路； 在所述第一访问期间，所述电压调节电路将所述第一供电电压提供给所述存储器单元的子集的所述第一电压供应节点；在所述第二访问期间，所述电压调节电路将第二供电电压提供给所述存储器单元的子集的所述第一电压供应节点，所述第二供电电压不同于所述第一供电电压。
9.根据权利要求8所述的方法，其中所述第一供电电压端子是系统接地端子； 所述第一供电电压是系统接地； 所述第二供电电压大于系统接地。
10.根据权利要求8所述的方法，其中所述第一电压供应端子是高的系统供电电压端子； 所述第一供电电压是高的系统供电电压； 所述第二供电电压小于所述高的系统供电电压。
11.一种存储器，包括多个存储器单元，所述多个存储器单元中的每个存储器单元包括第一电压供应节点和第二电压供应节点，其中在访问所述多个存储器单元中的单元期间所述单元的两端的电压是所述第一电压供应节点的电压与所述第二电压供应节点的电压之间的电压差；多个字线，所述多个存储器单元中的每个存储器单元与所述多个字线中的一个字线耦连；多个位线，所述多个存储器单元中的每个存储器单元与所述多个位线中的一个位线耦连；第一系统电压供应端子； 第二系统电压供应端子；电压调节电路，与所述第一系统电压供应端子以及所述多个存储器单元中的所述存储器单元的所述第一电压供应节点耦连；其中在处于第一模式时的所述多个存储器单元中的存储器单元的访问期间，所述电压调节电路将所述第一系统电压供应端子的所述电压供应给所述单元的所述第一电压供应节点使得访问所述单元的电压是第一电压差；其中在处于第二模式时的所述多个存储器单元中的存储器单元的访问期间，所述电压调节电路将与所述第一系统电压供应端子的所述电压不同的电压供应给所述单元的所述第一电压供应节点使得所述单元两端的电压为小于所述第一电压差的第二电压差。
12.根据权利要求11所述的存储器，其中所述第一系统电压供应端子是系统接地，并且所述第一电压供应节点是所述多个存储器单元中的所述存储器单元的低电压供应节点。
13.根据权利要求11所述的存储器，其中所述第一系统电压供应端子是系统高电压供应端子，并且所述多个存储器单元中的所述存储器单元的所述第一电压供应节点是所述多个存储器单元中的所述存储器单元的高电压供应节点。
14.根据权利要求11所述的存储器，其中在所述第一模式中对所述多个存储器单元中的存储器单元的存储器访问期间，在耦连至所述存储器单元的字线的断言状态与所述字线的未断言状态之间的电压差是所述第一电压差；在所述第二模式中对所述多个存储器单元中的存储器单元的存储器访问期间，在耦连至所述存储器单元的字线的断言状态与所述字线的未断言状态之间的电压差是所述第一电压差。
15.根据权利要求11所述的存储器，其中在所述第一模式中对所述多个存储器单元中的存储器单元的存储器访问期间，所述多个位线中的与所述存储器单元耦连的位线的电压摆幅是所述第一电压差；在所述第二模式中对所述多个存储器单元中的存储器单元的存储器访问期间，所述多个位线中的与所述存储器单元耦连的位线的电压摆幅是所述第二电压差。
16.根据权利要求11所述的存储器，其中在第一模式中对所述多个存储器单元中的存储器单元的访问期间，所述访问的特征在于是写入访问；在第二模式中对所述多个存储器单元中的存储器单元的访问期间，所述访问的特征在于是写入访问。
17.根据权利要求11所述的存储器，其中所述多个存储器单元中的每个存储器单元是 SRAM存储器单元。
18.根据权利要求11所述的存储器，其中所述多个存储器单元中的每个存储器单元是 8晶体管存储器单元。
19.一种操作包括存储器单元的存储器的方法，其中所述存储器被配置为在正常电压模式和低电压模式中操作，其中所述存储器单元中的每个存储器单元都包括低电压供应节点，所述方法包括在所述正常电压模式中，以系统接地供电电压给所述存储器单元的所述低电压供应节点供电；一旦从所述正常电压模式变换到所述低电压模式，则以第二供电电压给所述低电压供应节点供电，其中所述第二供电电压高于所述系统接地供电电压，使得所述存储器单元被配置为在所述低电压模式中以比所述存储器单元被配置在所述正常电压模式中工作于所述单元两端的电压更低的在所述单元两端的电压来工作；以及使用所述更低的在所述单元两端的电压来执行对所述存储器单元的子集的访问。
20.根据权利要求19所述的方法，其中所述存储器还包括多个写位线，每个写位线与多个位线驱动器中的一个位线驱动器耦连，所述多个位线驱动器的每个位线驱动器包括低电压供应节点，所述方法还包括在正常电压模式期间，将所述系统接地供电电压供应给所述多个位线驱动器的所述低电压供应节点；在低电压模式期间，将所述第二供电电压供应给所述多个位线驱动器的所述低电压供应节点。
全文摘要
一种包括存储器单元(113、117、115、119)的存储器，其中该存储器被配置以在正常电压模式和低电压模式中操作。方法包括在正常电压模式期间，在存储器单元的每个单元两端的第一电压之下操作存储器单元。方法还包括在从正常电压模式变换到低电压模式时，在存储器单元的每个单元两端的第二电压之下操作存储器单元，其中第二电压低于第一电压。方法还包括在维持存储器单元两端的第二电压的同时执行对存储器单元的子集的访问。
文档编号G11C11/413GK102376351SQ20111022173
公开日2012年3月14日 申请日期2011年8月4日 优先权日2010年8月4日
发明者A·C·拉塞尔, H·B·恩古延, R·拉玛拉朱, T·L·库珀 申请人:飞思卡尔半导体公司