专利名称：多重操作模式的非易失性存储器的制作方法
技术领域：
本发明涉及一种电子可编程及可擦除非易失性存储器及包括该存储器的集成电路，换言之，涉及支持编程、擦除及读取该存储器的多种算法的元件结构。
背景技术：
包括闪速存储器的电子可编程及可擦除非易失性存储器目前用于许多用途。例如标准EEPROM等以浮动栅为主的技术，或例如公知的各种氧-氮-氧化物存储器单元(像是SONOS单元及NROM)等区域电荷陷获结构通常皆可多次编程及擦除。闪速存储器技术根据其存储数据或代码的使用而分成很多种。因此，已经发展出所谓数据闪速存储器及所谓代码闪速存储器的市场分割。
数据闪速存储器具有数种特征(1)高密度存储；(2)快速页编程速度(例如每页16位)；(3)快速页读取速度。数据闪速存储器通常用于大量存储用途，其中所存储的数据可以包括数码相机所产生的影像文件，闪速存储卡里的文件及目录结构，如MP3文件等声音文件及将模拟信号采样的数字采样文件；及用于其他存储用途，其中大部分的编程、擦除及读取作业包括相当多数据组的数据使用模式。三个可以符合数据闪速存储器市场需求的代表性存储器结构包括NAND(Toshiba/Samsung)，AG-AND(Renesas)及PHINES(Macronix，请参考Yeh，et al.，PHINESa Novel Low PowerProgram/Ease，Small Pitch，2-Bit per Cell Flash Memory，2002IEDM，p.931-934，及美国专利第6,690,601号)。在上述的结构里，以浮动栅为主的NAND结构可被视为数据闪速存储器目前的主流结构。
代码闪速存储器具有多个特征，包括(1)快速位(8位)编程速度；及(2)快速的单一位感应随机存储器存取时间。代码闪速存储器通常用于存储例如像个人电脑及移动电话等装置的电脑指令及参数等数据，其中大部分编程、擦除及读取作业包括相对小型数据组的数据使用模式，如电脑程序里面指令及子程序段的更新及参数组的设定及变更等数值。可以符合代码闪速存储器市场需求的三个代表性存储器结构包括NOR(Intel，AMD；请参考美国专利第6,370,062号)，DINOR，分离栅及NROM(请参考美国专利第5,768,192号)。在上述结构里，以浮动栅为主的NOR结构可被视为目前代码闪速存储器的主流。虽然已经有人提出利用NROM存储器存储代码及数据两者，但是NROM的操作算法被认为更适合作为代码闪速存储技术。
一般而言，数据闪速存储器及代码闪速存储器的差别在于编程、擦除及读取数据的操作算法，以及用于操作算法的存储器单元结构。因此，无法做到以传统闪速存储器技术结合代码及数据闪速存储器的目的。许多现有技术仍依赖两个芯片，一个用于代码闪速存储，另一个供数据闪速存储使用，以提供这些功能。更新的技术则依赖一个芯片，芯片具有多个不同存储器单元结构的阵列，一个为代码闪速存储使用，另一个供数据闪速存储使用，以提供这些功能。结果造成以电路板上的系统空间成本高，芯片数量大及设计难度高。
因此，需要提供在单一芯片的相同存储器阵列上结合闪速存储器以达到代码与数据存储目的的系统及方法。
闪速存储器技术的另一趋势为数据存储密度不断增加。浮动栅，例如标准EEPROM，通常为高导电结构，因而每个浮动栅具有单一存储数据区。区域电荷陷获结构，像是已知在各种如SONOS单元及NROM里的氧-氮-氧化层存储器单元，可存储多位在电荷陷获结构的不同部位里，且因此每个电荷陷获结构具有多个存储数据区。多级单元算法结构使每个存储数据区有二个以上的门限电压状态。例如，具四个门限电压状态的多级单元算法在存储数据区存储了二位，而具八个门限电压状态的多级单元算法在存储数据区存储了三位。
因此，需要提供具支持较高数据存储密度的多级单元算法的闪速存储器。
发明内容
各种具体实施例里，数据存储于存储器阵列的电荷存储非易失性存储器单元中。非易失性存储器单元根据为引起各种载流子的移动过程以达成编程目的所施加的电信号进行数据存储。
不同载流子移动过程可用于数据存储的各种模式。例如，在一个用途里，有一种载流子移动过程对于代码闪速存储器而言为最佳状态，而对于数据闪速存储器而言另一种载流子移动过程则为最佳。另一实施例则以门限电压范围来实施多级单元存储器。针对不同载流子移动过程施加门限电压范围内不同的电压值。
位于存储器阵列内以不同载流子移动过程编程的不同非易失性存储器单元具有相同的单元结构。当在存储器阵列的相同非易失性存储器单元内切换不同载流子移动过程时，施加电信号以重新设定非易失性存储器单元。或者是，一旦以特定载流子移动过程编程特定存储器单元可以一直由相同载流子移动过程进行编程。
存储器阵列内每个非易失性存储器单元在衬底内具有第一沟道端点、沟道、及第二沟道端点，且具有第一介质层、电荷陷获结构及重叠于沟道的第二介质层，及栅极端点。电荷陷获结构具有氮化硅，Al2O3，HfOx，ZrOx或其他金属氧化物。在另一具体实施例里，电荷存储结构为浮动栅。
载流子移动过程例如由空穴注入、带间隧道效应感应热空穴注入(BTBTHH)、电子注入、沟道热电子注入(CHE)及沟道初始二级电子注入(CHISEL)进行编程。在相同阵列里实施的不同载流子移动过程通过空穴注入及电子注入进行编程，提供带间隧道效应感应热空穴注入(BTBTHH)及沟道初始二级电子(CHISEL)注入进行编程。
一些具体实施例在半导体衬底上设有控制器电路。一些具体实施例在与存储器阵列连接的半导体衬底上具有SRAM阵列及用户可编程的处理器。
一个具体实施例是在半导体衬底上有存储器阵列及控制器电路，施加电信号引起各种载流子移动过程的集成电路元件。另一具体实施例为一种制造集成电路元件的方法，其通过提供半导体衬底，在衬底上形成存储器阵列，及提供与存储器阵列连接的控制器电路实现。一种方法实例包括向存储器阵列施加电信号以引起不同载流子移动过程，达到编程存储器阵列内数据之目的。
各种具体实施例可经由不同的载流子移动过程提高、降低及重设一个或多个单元的门限电压。例如，门限电压经由沟道热电子(CHE)注入或沟道初始二级电子(CHISEL)注入升高，门限电压经带间隧道效应热空穴(BTBTHH)注入降低，及门限电压经沟道擦除操作重设。
图1为具有存储器阵列的集成电路的方框图，其中存储器阵列根据不同数据使用模式存储数据；图2为具有存储器阵列的单芯片系统(system-on-a-chip))的方框图，其中存储器阵列根据不同数据使用模式存储数据；图3为非易失性电荷存储单元的方框图，其中非易失性电荷存储单元经不同载流子移动过程进行数据编程；图4为闪速存储器单元的布局，其中闪速存储器经不同载流子移动过程进行数据编程；图5A及图5B说明经一种载流子移动过程进行存储器单元的编程；图6A及图6B说明经另一种载流子移动过程进行存储器单元编程；图7说明擦除过程；图8示出了以不同偏压进行图7的擦除过程；图9及图10示出了利用载流子移动过程进行存储器单元的多电荷存储区的编程；图11及图12示出了经另一种载流子移动过程进行存储器单元的多电荷存储区的编程；图13示出了通过不同载流子移动过程切换特定存储器单元的编程的擦除程序；图14A说明二个状态的门限电压状态；图14B至图14D说明至少四个状态的门限电压状态；及图15为集成电路的详细图示，包括经不同载流子移动过程存储数据的存储器阵列。
主要元件符号说明102，202 存储器阵列100，200 集成电路103，203 外围电路204 SRAM存储器205 用户可编程处理器300 半导体衬底301 第一沟道端点302 第二沟道端点303 栅结构310 第一介质层311 区域电荷陷获结构312 第二介质层305，315 区域BL1-BL3 位线401，402，403埋藏式扩散线404，405，406导电线WL1-WL3 字线901，1001，1101，1201第一位902，1002，1102，1202第二位1500 存储器阵列1501 列解码器1502 字线1503 行解码器
1504位线1505总线1506方块1507数据总线1509状态机1511数据输入结构1512数据输出线具体实施方式
图1说明本发明技术的一个具体实施例，一种包括用于代码闪速存储器及数据闪速存储器的存储器阵列102的集成电路100。因此，用于代码闪速存储器及用于数据闪速存储器的数据可以同时存储于单一存储器阵列，而不是在不同的存储器阵列或在不同集成电路上。集成电路100可以甚至具有多个存储器阵列，每个存储器阵列能够供代码闪速存储器及供数据闪速存储器阵列同时存储数据。集成电路100上的外围电路103包括代码及数据闪速控制器，控制器执行用于对应代码闪速存储器及数据闪速存储器用途的数据使用模式的第一及第二操作算法。阵列102内的存储器单元具有基本上相同的结构，不论存储器单元是否根据第一或第二操作算法进行数据存储。第一及第二操作算法不同，以有效地支持单一集成电路元件里不同的数据使用模式。
图1所示的集成电路可包括其他未示于图中的组件。例如，图2说明具有用于代码闪速存储器及数据闪速存储器的存储器阵列202的单芯片系统(SOC)集成电路200，及图1所述代码及数据闪速控制器的外围电路203。集成电路200也包括SRAM存储器204及用户可编程处理器205(例如通用处理器或数字信号处理器)。其他组件(未示出)，例如数据及指令总线、输入/输出通讯电路、场可编程逻辑阵列等可以形成于相同的芯片上。在其他具体实施例里，存储器阵列202的控制器可以利用处理器205、特殊用途逻辑，或其组合实施而得。
图3说明根据各具体实施例适用于存储器阵列的存储器单元结构。形成于半导体衬底300内的存储器单元结构包括作为源极或漏极的第一沟道端点301、作为源极或漏极的第二沟道端点302，及位于第一沟道端点301及第二沟道端点302之间的沟道区。电荷存储结构包括第一介质层310、区域电荷陷获结构311，及覆盖沟道区且部分覆盖第一沟道端点301及第二沟道端点302的第二介质层312。栅结构303覆盖电荷存储结构。一些具体实施例里，第一介质层310的厚度大于约1nm但小于约20nm，更佳为大约6或7nm。第二介质层312在一些具体实施例里的尺寸相仿。在另一例示性具体实施例里，第一介质层310，区域电荷陷获结构311及第二介质层312的厚度分别为55埃，60埃及90埃。
典型的阵列实施例里，第一沟道端点301经位线连接至电压VS，第二沟道端点302经另一位线连接至电压VD，而栅结构303经字线连接至电压VG。已经形成沟道区的衬底连接至电压VB。存储器阵列的操作算法施加电压或偏压给这些端点以进行编程、擦除及读取操作。
电荷存储结构包括一层如具体实施例所述延伸沟道宽度的氮化硅层，该氮化硅层存储区域电荷陷获的数据。在其他具体实施例里，除氮化硅以外的电荷陷获材料也可以使用，例如氧化铝(Al2O3)、氧化鉌(HfOx)、氧化镐(ZrOx)或其他金属氧化物也可以用以形成存储器单元。同样地，在其他具体实施例里，电荷陷获材料可以是并不延伸于沟道上的整个宽度，包括例如相邻于第一沟道端点301的电荷陷获材料区袋及相邻于第二沟道端点302的电荷陷获材料区袋。
如图3所示，区域电荷陷获使得电荷存于区域305及区域315中的一个单一电荷存储区，或是区域305，315两个区域，使每个单元具多个电荷存储区。根据用于不同数据使用模式或用于多重单元操作的第一及第二操作算法，电荷进出存储器阵列的存储器单元里的区域电荷陷获区域。在其他具体实施例里，电荷存储结构可以包括浮动栅。
图4为如图3所示的存储器单元阵列的布局。图4所示的存储器阵列包括位线BL1-BL3，包括在第一方向上实质彼此平行配置的埋藏扩散线401，402及403。电荷存储结构(未示出)形成于衬底上数条埋藏式扩散线之间。包括导电线404，405，406的字线WL1-WL3重叠于电荷存储结构上，并且在第二方向上实质彼此平行，其中第二方向与第一方向垂直。阵列里的存储器单元利用三井技术或其他技术形成，得以在衬底内的沟道区施加偏压，如一些具体实施例的操作算法所需。因此，举例而言，存储器阵列分成数组单元，该单元组具有用于所选操作算法的数量及配置(字线，区段等)。每个单元组形成于独立的p型井。独立的p-型井形成于p-型衬底的深n-型井里面。在该三井结构里，独立p-型井必要时可供存储器阵列的操作。在一些具体实施例里，阵列布局包括隔离结构，例如STI(浅槽隔离)隔离结构。在一些具体实施例里，阵列布局包括连通用的接触及金属线。
图4中标记为单元A，单元B，单元C及单元D的存储器单元是形成位线、电荷存储结构及字线的过程步骤的结构。存储器单元通过显示每个单元存储二位的垂直分隔线概略说明。在其他具体实施例里，可以存储每个单元一位。在另外的具体实施例里，非易失性存储器单元里每个单元存储二个以上的位。
一组过程步骤用以形成存储器阵列，以致形成存储器阵列的多个位线及形成存储器阵列的多个字线。根据一组过程步骤形成位线及字线时，位线及字线的大小必要时可以通过简单改变掩模的外观尺寸而改变，但不用改变形成阵列的过程步骤。在具有多重阵列的具体实施例里，多重阵列里也通过过程步骤形成阵列隔离结构及阵列间隔。在一些具体实施例里，多重阵列之间的阵列隔离结构及间隔也可以改变，而不改变过程步骤。
在多重阵列的具体实施例里，过程步骤也同时在多重存储器阵列里形成电荷存储结构，使得阵列里的存储器单元可以基本上相同，例如可以形成不同厚度的存储器单元或不同介质层组合。
集成电路的控制器可执行数据使用的第一及第二模式或多重单元操作的操作算法。在本发明的具体实施例里，数据使用的第一及第二模式分别对应数据闪速存取及代码闪速存取。图5A，图5B，图6A及图6B说明引起不同载流子移动过程以编程数据的第一及第二操作算法。根据该具体实施例，存储器单元结构基本上相同，不论编程存储器单元数据的载流子移动是否特殊。用于例如数据闪速存取的数据使用模式的代表性第一操作算法对应典型用于PHINES机构的操作算法，但是在各具体实施例里则用于多重载流子移动过程。
根据该第一操作算法，利用带间隧道效应感应热空穴注入完成编程。因此，如图5A所示，左侧位通过施加六伏特给源极、施加零伏特给漏极、施加负五伏特给栅极而衬底接地的方式进行编程。这诱导具有足以跳越隧穿介质层的能量的热空穴进入位于存储器单元的左侧电荷陷获结构。如图5B所示，右侧位通过施加六伏特给漏极、零伏特给源极、负五伏特给栅极而衬底接地的方式进行编程。此诱导具有足以跳越隧穿介质层的能量的热空穴进入存储器单元右侧电荷陷获结构。根据利用反向读取操作的操作算法读取二位。反向读取例如包括当读取左侧位时，施加1.6V读取电压给右侧。同理，当读取右侧位时，施加1.6V读取电压给左侧。其他编程及擦除技术也可以用于实施于PHINES型存储器单元的操作算法，如美国专利第6,690,601号所述。其他存储器单元及其他操作算法也可以使用。
用于例如代码闪速存取的数据使用模式的代表性第二操作算法对应典型用于每单元二位的NROM结构的操作算法，但是在其他具体实施例其用于多重载流子移动过程。
根据该第二操作算法，利用沟道初始二级电子(CHISEL)注入完成编程。因此，如图6A所示，左侧位通过施加五伏特给源极、施加零伏特给漏极、施加十伏特给栅极而负三伏特给衬底的方式进行编程。此诱导衬底内具有足以跳越隧穿介质层的能量的二级热电子进入位于存储器单元左侧的电荷陷获结构。如图6B所示，右侧位通过施加五伏特给漏极、零伏特给源极、十伏特给栅极及负三伏特给衬底的方式进行编程。此诱导具有足以跳越隧穿介质层的能量的热电子进入位于存储器单元右侧的电荷陷获结构。根据利用反向读取操作的操作算法读取二位。反向读取例如包括当读取左侧位时，施加1.6V读取电压给右侧。同理，当读取右侧位时，施加1.6V读取电压给左侧。其他编程及擦除技术也可以用于实施于NROM型存储器单元的操作算法。其他存储器单元及其他操作算法也可以使用。
利用负栅极电压，电场诱导电子隧穿(也公知为F-N穿隧)，其致使电流从栅极隧穿至电荷陷获结构。擦除操作将二位同时擦除。不论编程存储器单元的载流子移动过程为何，该擦除动作重新设定存储器单元的门限电压。因此，在存储器阵列的特定非易失性存储器单元里切换不同载流子移动过程前，控制器电路的逻辑施加电信号以对特定非易失性存储器单元里进行擦除操作。
图7示出用于通过在栅极施加相当高负偏压并且衬底上施加相当高正偏压所引起的擦除操作的电场辅助电子隧穿。存储器单元内的两位都同时在所说明的实例中通过使衬底接地及施加负21伏特给栅极但使源极及漏极浮动的方式进行擦除。其他可能的偏压例如包括施加10伏特给衬底及负11伏特给栅极，但使源极及漏极浮动；使栅极接地并施加21伏特给衬底，但使源极及漏极浮动。
图8示出图7当衬底接地但源极及漏极浮动的擦除过程。图中的不同曲线对应施加给栅极的不同偏压。栅极上负偏压大小增加时，使存储器单元达平衡的时间便缩短。因此，当栅极偏压从负18伏特变动到负21伏特时，门限电压便从零迅速地升到平衡门限电压。不曾用过的存储器单元的开始门限电压为0伏特。
图9及图10示出根据图5A及图5B的载流子移动过程，将空穴加到电荷陷获结构的编程过程。图9示出一部份存储器单元的编程。图10示出另一部份存储器单元的编程。图9及图l0共用相同的电压X轴，以便比较存储器单元不同部分的编程。然而，图9及图10的时间轴不同，说明编程第一位及编程第二位的速度不同。图9的时间轴从0到200微秒。图10的时间轴为0到100微秒。图9及图10中的不同点代表不同位，虽然如果利用多重单元算法，则每个点实际上可以存储多个位。图9显示第一位901及第二位902的曲线。图10显示第一位1001及第二位1002的曲线。
二个位开始时处于被擦除的状态。图9里，第一位被编程。由于反向读取的第二位效应，因此门限电压不仅因被编程位降低，而且也因其他保持被擦除状态的位降低。在编程第一位后，与第一位有关的门限电压从3伏特降到约1.6伏特，而与第二位有关的门限电压从3伏特降到约2.3伏特。图10里，第二位被编程。与第一及第二位二者有关的门限电压降到1.2伏特。如果第二位继续编程，则与第一位有关及与第二位有关的门限电压继续下降，虽然与第二位有关的门限电压下降更快。如图9及图10的时间轴所示，编程第二位比编程第一位更快。
图11及图12示出根据图6A及图6B所示的载流子移动过程，将电子加到电荷陷获结构的编程过程。图11示出存储器单元的一部份的编程。图12示出存储器单元的另一部份的编程。图11及图12也共用同一电压轴，以便比较不同存储器单元部分的编程。图11及图12的时间轴皆为0-0.5微秒。图11及图12的不同点表示不同的位，虽然利用多重单元运算，每个点实际上可能存储多个位。图11显示第一位1101及第二位1102的曲线。图12显示第一位1201及第二位1202。
二个位开始时处于被擦除状态。图11里，第一位被编程。由于反向读取的第二位效应，因此门限电压不仅对于被编程位升高，而且也因其他保持被擦除状态的位升高。在编程第一位后，与第一位有关的门限电压从3伏特升到约4.7伏特，而与第二位有关的门限电压从3伏特升到约3.5伏特。图12里，第二位被编程。与第一及第二位二者有关的门限电压升到5.0伏特。
图13示出类似图8所示的擦除程序。然而，不同于图8的擦除程序，图13的擦除程序在通过空穴或电子编程的存储器单元上进行。通过空穴编程的单元的门限电压及通过电子编程的单元的门限电压在约一到十秒后会收敛至约3V。
图15为支持不同载流子移动以进行编程，例如代码及数据闪速存储器或多重单元操作的集成电路的简化方框图。集成电路包括利用用于代码存储的区域电荷陷获存储器单元实施的存储器阵列1500。列解码器1501连接多个沿着存储器阵列1500的列向排置的字线1502。行解码器1503连接多个沿着存储器阵列1500的行向排置的位线1504。总线1505提供位址给行解码器1503及列解码器1501。方块1506的感应放大器及数据输入结构经由数据总线1507连接到行解码器1503。数据经数据输入线1511从集成电路上的输入/输出端口或从集成电路内/外的其他数据源提供给方块1506的数据输入结构。数据经数据输出线1512从方块1506的检测放大器提供给集成电路上的输入/输出端口，或提供给集成电路内或外的其他数据目的。
芯片上也包括用于控制读取、编程及擦除阵列1500内存储器单元的机制。这些机制包括参与元件操作的读取/擦除/编程电压源(例如包括电荷泵电路、电压调节器、电分配器等)，如连接集成电路上其他电路的方块1509所示。在各实施例里，可利用公知技术如电荷泵、电压调节器、电压分配器等实施供应电压来源，以在读取、擦除及编程过程中提供各种电压，包括负电压。
状态机1509可以是公知的特殊用途逻辑电路。在其他具体实施例里，控制器包括可在相同集成电路上实施的通用处理器，执行电脑程序以控制元件的操作。特殊用途的逻辑电路及通用处理器的组合可以作为状态机。
图14A，图14B，图14C及图14D分别为对应1位、2位、3位及4位的起始状态示意图。图14A示出二重起始状态操作的示意图。其有二个状态，1状态1401及0状态1402。图14B示出四重门限电压状态操作的示意图。其有四个状态11状态1411，10状态1412，01状态1413，00状态1414。图14C示出8重门限电压操作的示意图。其有八个状态，其中四个示于图中111状态1421，110状态1422，001状态1423及000状态1424。图14D示出15重门限电压操作的示意图。其有十五个状态，其中四个状态示图中1111状态1431，1110状态1432，0001状态1433及0000状态1434。图14B，图14C及图14D的起始状态示意图显示用于多重单元，在电荷存储结构的每个电荷存储区域各种可能的实施。不同的载流子移动过程可以用于门限电压区域的不同部分。例如经空穴注入进行编程的载流子移动过程可以以较低门限电压编程起始状态，经电子注入进行编程的载流子移动过程可以以较高门限电压编程起始状态，而重设操作可以中间门限电压编程起始状态。
虽然本发明已参照较佳实施例加以描述，应该理解的是，本发明并不限于其详细描述的内容。替换及修改已在前述中建议，并且其他替换及修改是本领域的技术人员容易想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的皆不脱离本发明的精神范围。因此，所有这些替换及修改皆落入在发明所附的权利要求书及其等价界定的范围中。
权利要求
1.一种集成电路元件，包括半导体衬底；位于衬底上的存储器阵列，其中该存储器阵列包括多个电荷存储、非易失性存储器单元，该非易失性存储器单元根据所施加的电信号存储数据，该电信号至少引起第一载流子移动过程以编程存储器阵列的数据或引起第二载流子移动过程以编程存储器阵列的数据；及控制器电路，连接至存储器阵列，其中该控制器电路包括逻辑，用以施加引起该第一载流子移动过程的电信号以编程存储器阵列中数据以及施加引起该第二载流子移动过程的电信号以编程存储器阵列中的数据。
2.如权利要求1所述的集成电路元件，其中就数据使用的第一模式而言，该逻辑施加电信号以引起该第一载流子移动过程；就数据使用的第二模式而言，逻辑施加第二电信号以引起该第二载流子移动过程。
3.如权利要求1所述的集成电路元件，其中该存储器阵列具有门限电压范围，该逻辑施加电信号以在该门限电压范围的第一部分内引起该第一载流子移动方式，及该逻辑施加电信号以在该门限电压范围的第二部分内引起该第二载流子移动方式。
4.如权利要求1所述的集成电路元件，其中为了在该存储器阵列的特定非易失性存储器单元内切换该第一载流子移动过程及该第二载流子移动过程，该控制器电路的该逻辑施加电信号以对特定非易失性存储器单元进行重设。
5.如权利要求1所述的集成电路元件，其中该存储器阵列内的该非易失性存储器单元分别包括位于衬底内的第一沟道端点、沟道及第二沟道端点、第一介质层、电荷陷获结构及覆盖沟道的第二介质层，以及栅极端点。
6.如权利要求1所述的集成电路元件，其中该存储器阵列中该非易失性存储器单元分别包括位于衬底内的第一沟道端点、沟道及第二沟道端点、第一介质层、电荷陷获结构及覆盖沟道的第二介质层以及栅极端点，且其中该电荷陷获结构包括氮化硅、氧化铝(Al2O3)、氧化鉌(HfOx)、氧化镐(ZrOx)或其他金属氧化物中的至少一种。
7.如权利要求1所述的集成电路元件，其中该存储器阵列中根据引起该第一载流子移动过程的电信号存储数据的该非易失性存储器单元和该存储器阵列中根据引起该第二载流子移动过程的电信号存储数据的该非易失性存储器单元具有相同的单元结构。
8.如权利要求1所述的集成电路元件，其中该第一载流子移动方式包括通过空穴注入进行编程。
9.如权利要求1所述的集成电路元件，其中该第一载流子移动方式包括通过带间隧道效应感应热空穴注入进行编程。
10.如权利要求1所述的集成电路元件，其中该第二载流子移动方式包括通过电子注入进行编程。
11.如权利要求1所述的集成电路元件，其中该第二载流子移动过程包括通过沟道热电子注入(CHE)进行编程。
12.权利要求1所述的集成电路元件，其中该第二载流子移动过程包括通过沟道初始二级电子注入(CHISEL)进行编程。
13.如权利要求1所述的集成电路元件，其中该第一载流子移动过程包括通过空穴注入进行编程，而该第二载流于移动过程包括通过电子注入进行编程。
14.如权利要求1所述的集成电路元件，其中该第一载流子移动过程包括通过带间隧道效应感应热空穴注入(BTBTHH)进行编程，而该第二载流子移动过程包括通过沟道初始二级电子注入(CHISEL)进行编程。
15.如权利要求1所述的集成电路元件，其中该控制器电路位于半导体衬底上。
16.如权利要求1所述的集成电路元件，其在与该存储器阵列连接的该半导体衬底上包括SRAM阵列及用户可编程处理器。
17.如权利要求1所述的集成电路元件，其中该第一载流子移动过程通过沟道热电子注入使至少一个存储器单元的门限电压升高。
18.如权利要求1所述的集成电路元件，其中该第一载流子移动过程通过沟道起始衬底热电子注入使至少一个存储器单元的门限电压升高。
19.如权利要求1所述的集成电路元件，其中该第二载流子移动过程通过带间隧道效应感应热空穴注入使至少一个存储器单元的门限电压降低。
20.如专利范围第1所述的集成电路元件，其中至少一个存储器单元的门限电压经沟道擦除操作重设。
21.如权利要求1所述的集成电路元件，其中第一载流子移动过程通过沟道热电子注入或沟道起始衬底热电子注入使至少一个存储器单元的门限电压升高，该第二载流子移动过程通过带间隧道效应感应热空穴注入使至少一个存储器单元的门限电压降低，至少一个存储器单元的门限电压经沟道擦除操作进行重设。
22.一种以多重载流子移动过程编程集成电路元件的存储器阵列内数据的方法，包括施加电信号给电荷存储、非易失性存储器单元的存储器阵列，引起第一载流子移动方式以编程该存储器阵列内数据；及施加电信号给该电荷存储、非易失性存储器单元的存储器阵列，引起第二载流子移动过程以编程该存储器阵列内数据。
23.一种制造集成电路元件的方法，其包括提供半导体衬底；在衬底上形成存储器阵列，该存储器阵列包括多个电荷存储、非易失性存储器单元，用以根据电信号存储电荷，该电信号至少引起第一载流子移动过程以编程该存储器阵列内数据及引起第二载流子移动过程以编程该存储器阵列内数据；及提供连接该存储器阵列的控制器电路，该控制器电路包括逻辑，该逻辑施加电信号以引起该第一载流子移动过程继而编程该存储器阵列内的数据及施加电信号以引起该第二载流子移动过程继而编程该存储器阵列内的数据。
全文摘要
本发明公开了以不同载流子移动编程存储器阵列。在一个实施例里，存储器单元根据数据使用的模式，例如代码闪速存储及数据闪速存储，以特定载流子移动进行编程。在另一实施例里，存储器单元根据多级单元结构中欲被编程特定门限电压状态，以特定载流子移动编程。
文档编号H01L29/792GK1937078SQ20061012129
公开日2007年3月28日 申请日期2006年8月24日 优先权日2005年9月23日
发明者吕函庭, 谢光宇 申请人:旺宏电子股份有限公司