半导体存储器元件及包含此元件的并列调整装置制造方法
【专利摘要】本发明揭示一种具有参考晶胞调整电路的半导体存储器元件，其包含第一和第二电压转电流电路、多个电阻、第一和第二比较器以及一调整电路。该第一电压转电流电路包含一参考晶胞，其用以转换一偏压电压至一参考电流。一高准确度电阻设置于该半导体存储器元件的外部，且该第二电压转电流电路根据一控制电压和该高准确度电阻以产生第一和第二电流。该些电阻用以根据该参考电流、该第一电流和该第二电流产生一参考电压、一第一电压和一第二电压。该些第一和第二比较器用以比较该参考电压、该第一电压和该第二电压。该调整电路用以根据比较结果以调整该参考晶胞。
【专利说明】半导体存储器元件及包含此元件的并列调整装置
【技术领域】
[0001]本发明是关于一种具有参考晶胞调整电路的半导体存储器元件以及包含此元件的并列调整装置。
【背景技术】
[0002]半导体存储器元件用以储存和读取数据的元件。半导体存储器元件可分类为易失性存储器元件和非易失性存储器元件。非易失性存储器元件包含电子可抹除可编程只读存储器(Electrically Erasable and Programmable ROM, EEPROM)晶胞，例如快闪式电子可抹除可编程只读存储器(以下简称flashEEPROM)晶胞。图1显示一 flash EEPROM晶胞10的垂直剖面图。参照图1, 一 N型源极区13和一 N型漏极区14形成于一 P型基底(substrate) 12上方。一 P型信道区域(未绘出)形成于该N型源极区13和该N型漏极区14之间。由一绝缘层15所隔离的一浮接栅极16形成在该P型信道区域上方。由另一绝缘层17所隔离的一控制栅极18形成在该浮接栅极16上方。
[0003]图2显示该flash EEPROM晶胞10在编程(program)和抹除(erase)运作期间的临界电压分布状况。参照图2，该flash EEPROM晶胞10在编程运作期间具有较高的临界电压分布(约为6至7V)，而在抹除运作期间具有较低的临界电压分布(约为I至3V)。
[0004]参照图1，为了编程该flash EEPROM晶胞10，一个高的正电压VG(例如10V)会施加至该晶胞10的该控制栅极18上。此外，一个中等的正电压VD(例如4.5V)会施加至该晶胞10的该漏极区14上，且该源极电压和该基底电压为0V。在编程运作期间，热电子必须由邻近该漏极区14的信道区域注入至该浮接栅极电极，因此EEPROM晶胞的临界电压会提闻。
[0005]为了抹除该flash EEPROM晶胞10，一个负电压VG (例如-10V)会施加至该晶胞10的该控制栅极18上。此外，施加至该晶胞10的该源极区13的电压VS会设定为5.5V且施加至该晶胞10的该漏极区14的电压VD为浮接电压。在抹除运作期间，由于在编程运作期间所注入至该浮接栅极16的热电子必须被移除，因此EEPROM晶胞的临界电压会减少。
[0006]为了确认一 EEPROM晶胞是否被抹除或被编程，会通过一参考晶胞来确认该EEPROM晶胞的状态。举例而言，该EEPROM晶胞的电流会和该参考晶胞的电流进行比较，而比较的结果会用来确认该EEPROM晶胞为一已编程晶胞或一已抹除晶胞。因此，产生参考晶胞的准确电流对于决定该EEPROM晶胞的状态是很重要的。
[0007]参考晶胞会由存储器的制造者预先编程或调整(trim)以根据一已知的栅极电压产生一特定的电流。图3显示一已知半导体存储器元件30的方块示意图。参照图3，该半导体存储器兀件30包含一参考晶胞302、一输入/输出垫304、一比较器306和一电压供应控制器308。在该参考晶胞302的调整过程中，该参考晶胞302会通过该电压供应控制器308所提供的偏压电压Vb而进行编程。
[0008]一参考晶胞电流Ikef会根据该偏压电压Vb而出现在该参考晶胞302的一源极区和一漏极区之间。该比较器306比较来自一测试机台(未绘出)且经由该输入/输出垫304流入的一外部偏压电流Ix和该参考晶胞电流Ikef以产生一比较信号CS。该电压供应控制器308接收该比较信号CS，并根据该比较信号CS产生该参考晶胞302的该偏压电压Vb以调整该参考晶胞电流Ikef的电流值。当该参考晶胞电流Ikef的电流值在该外部偏压电流Ix的给定误差范围内时，终止该参考晶胞302的调整程序。
[0009]在已知调整程序中，测试机台必须经由输入/输出垫来提供固定的电流。如果有8个参考晶胞要被调整，会需要8个独立的定电流源供应给在测试板上的8个半导体存储器元件。如此的调整装置需要复杂的硬件和软件来实施。此外，在制造过程中很难准确地测量电流是否在设定的范围内。因此，会花费大量的调整测试时间在参考晶胞上而增加成本。为了解决上述问题，有必要提出一种改良的调整方法和调整装置。
【发明内容】
[0010]本发明的目的是提供一种具有参考晶胞调整电路的半导体存储器元件。
[0011]本发明的半导体存储器元件的一实施例包含一第一电压转电流电路、一第二电压转电流电路、一第一电阻、一第二电阻、一第三电阻、一第一比较器、一第二比较器以及一调整电路。该第一电压转电流电路包含一参考晶胞，其用以转换一偏压电压至一参考电流。该第一电阻耦接至该第一电压转电流电路，其用以根据该参考电流产生一参考电压。该第二电压转电流电路用以转换一控制电压至一第一电流和一第二电流，其中该第一电流的电流值大于该第二电流的电流值。该第二电阻耦接至该第二电压转电流电路以根据该第一电流产生一第一电压。该第三电阻耦接至该第二电压转电流电路以根据该第二电流产生一第二电压。该第二电阻的阻值和该第三电阻的阻值实质上相同。该第一比较器用以比较该参考电压和该第一电压以产生一第一比较信号。该第二比较器用以比较该参考电压和该第二电压以产生一第二比较信号。该调整电路用以根据该第一比较信号和该第二比较信号以调整该参考晶胞。一高准确度电阻设置于该半导体存储器元件的外部，且该第二电压转电流电路是根据该控制电压和该高准确度电阻的阻值产生该第一电流和该第二电流。
[0012]本发明的目的是提供一种包含具有参考晶胞调整电路的半导体存储器元件的并列调整装置。
[0013]本发明的并列调整装置的一实施例包含一测试板、一第一总线、一第二总线、一第三总线、多个高准确度电阻以及多个半导体存储器元件。该些半导体存储器元件设置于该测试板上，并且以一并列的方式连接至该第一总线和该第二总线。该些半导体存储器元件是根据来自该第三总线的一致能信号而同时致能。每一半导体存储器元件耦接至该些高准确度电阻中的其中一者，且每一半导体存储器元件包含一第一电压转电流电路、一第二电压转电流电路、一第一电阻、一第二电阻、一第三电阻、一第一比较器、一第二比较器以及一调整电路。该第一电压转电流电路包含一参考晶胞，其用以转换来自该第一总线的一偏压电压至一参考电流。该第一电阻耦接至该第一电压转电流电路以根据该参考电流产生一参考电压。该第二电压转电流电路用以根据来自该第二总线的一控制电压和一对应的高准确度电阻以产生一第一电流和一第二电流，其中该第一电流的电流值大于该第二电流的电流值。该第二电阻耦接至该第二电压转电流电路以根据该第一电流产生一第一电压。该第三电阻耦接至该第二电压转电流电路以根据该第二电流产生一第二电压。该第二电阻的阻值和该第三电阻的阻值实质上相同。该第一比较器用以比较该参考电压和该第一电压以产生一第一比较信号。该第二比较器用以比较该参考电压和该第二电压以产生一第二比较信号。该调整电路用以根据该第一比较信号和该第二比较信号以调整该参考晶胞。
【专利附图】
【附图说明】
[0014]图1显示一 flash EEPROM晶胞的垂直剖面图；
[0015]图2显示该flash EEPROM晶胞在编程和抹除运作期间的临界电压分布状况；
[0016]图3显示一已知半导体存储器元件的方块示意图；
[0017]图4A显示一,决闪式参考晶胞的元件示意图；
[0018]图4B显示结合本发明一实施例的该参考晶胞的电流对电压曲线；
[0019]图5显示结合本发明一实施例的包含该参考晶胞的一半导体存储器元件的方块示意图；
[0020]图6显示图5所示的电路的细部方块图；
[0021]图7显示结合本发明另一实施例的包含该参考晶胞的一半导体存储器元件的方块不意图；
[0022]图8显示根据该参考晶胞电流而产生的数字码的表格；
[0023]图9显示结合本发明一实施例的电阻布局的配置方式；
[0024]图10显示结合本发明一实施例的用以验证该参考晶胞状态的不同方法的表格；及
[0025]图11显示结合本发明一实施例的一并列调整装置的方块示意图。
[0026][主要元件标号说明]
[0027]10 flash EEPROM晶胞100并列调整装置
[0028]110测试板112第一总线
[0029]114第二总线116第三总线
[0030]12 P型基底13 N型源极区
[0031]14 N型漏极区15绝缘层
[0032]16浮接栅极17绝缘层
[0033]18控制栅极19预充电电路单元
[0034]30半导体存储器元件302参考晶胞
[0035]304输入/输出垫306比较器
[0036]308电压供应控制器42，44，46曲线
[0037]50, 50’，50”半导体存储器元件 502，502’电压转电流电路
[0038]504,504’电压转电流电路506比较器
[0039]508比较器510调整电路
[0040]512比较器514比较器
[0041]516状态机70半导体存储器元件
[0042]BL位线CM11CM2电流镜电路
[0043]M1NM7参考晶胞 Mr参考晶胞
[0044]OP1, OP2运算放大器
[0045]R1, R2, R3, R4 Rb, Rext, Rex/，Rext"电阻[0046]SL源线WL字线【具体实施方式】
[0047]图4A显示一快闪式参考晶胞Mk的元件示意图。该参考晶胞Mk设置于一存储器阵列(未绘出)中，该存储器阵列包含位于位线和字线的多个存储器晶胞。参照图4A，该参考晶胞Mr的漏极D连接至一位线BL，源极S连接至一源线SL，而控制栅极G连接至一字线WL。图4B显示结合本发明一实施例的该参考晶胞Mk的电流对电压曲线(1-V曲线)“42”、“ 44 ”和“ 46 ”。不同的曲线“ 42 ”、“ 44 ”和“ 46 ”代表该参考晶胞Mk在饱和区域运作时的状况。该些1-V曲线表示根据施加于控制栅极G的不同字线电压Vwl(横轴所示)而产生的流经该参考晶胞Mk的源漏极电流Ids (纵 轴所示)。该源漏极电流Ids以下将以“参考晶胞电流”来表示。
[0048]该曲线“42”代表具有在抹除状态下临界电压为Vthi的参考晶胞Mk的1-V曲线。在本实施例中，该临界电压为Vthi设定为3V。参照图4B，如果有一大约5V的验证电压Vev施加于该参考晶胞Mk的控制栅极G上,会有大约为170 μ A的参考晶胞电流流过该晶胞。该曲线“44”代表具有在读取状态下临界电压为Vth2的参考晶胞Mk的1-V曲线。在本实施例中，该临界电压为Vth2设定为3.75V。参照图4Β，如果有一大约5V的验证电压Vkead施加于该参考晶胞Mk的控制栅极G上,会有大约为110 μ A的参考晶胞电流流过该晶胞。该曲线“46”代表具有在编程状态下临界电压为Vth3的参考晶胞Mk的IV曲线。在本实施例中，该临界电压为Vth3设定为6V。参照图4Β，如果有一大约7V的验证电压Vpv施加于该参考晶胞Me的控制栅极G上，会有大约为90 μ A的参考晶胞电流流过该晶胞。
[0049]由上可知，为了确认该参考晶胞坞的临界电压Vthi是否已调整至预设值，该验证电压Vev可施加至该字线WL上。如果该参考晶胞Mk为抹除状态，测量到的参考晶胞电流会在目标范围内。在本实施例中为170μ Α±5μ Α。为了确认该参考晶胞Mk的临界电压Vth3是否已调整至预设值，该验证电压Vpv可施加至该字线WL上。如果该参考晶胞Mk为编程状态，测量到的参考晶胞电流会在目标范围内。在本实施例中为90μ Α±5μ Α。
[0050]图5显示结合本发明一实施例的包含该参考晶胞Mk的一半导体存储器元件50的方块示意图。参照图5，该存储器元件50包含电压转电流电路502和504、电阻RpR2和RB、比较器506和508及一调整电路510。该电压转电流电路502是建构以转换一偏压电压Vb至一参考电流IR。该电阻Rb耦接至该电压转电流电路502以根据该参考电流Ik产生一参考电压VR。
[0051 ] 该电压转电流电路504被建构以转换一控制电压Vc至多个电流I1和I2，其中该电流I1的电流值大于该电流I2的电流值。参照图5，一高准确度电阻Rext设置于该半导体存储器元件50外部，且该电压转电流电路504会根据该控制电压\和该高准确度电阻Rext的阻值产生电流I1和12。该电阻R1耦接至该电压转电流电路504以根据该电流I1产生一电压V1，且该电阻R2耦接至该电压转电流电路504以根据该电流I2产生一电压V2。
[0052]该比较器506被建构以比较该电压Vk和该电SV1以产生一比较信号S1，而该比较器508被建构以比较该电压Vk和该电压V2以产生一比较信号S2。该调整电路510被建构以根据该些比较信号SI和S2以调整该参考晶胞Μκ。
[0053]图6显示图5所示的电路的细部方块图。参照图6，该电压转电流电路502包含该参考晶胞Mk、一运算放大器OPp— NMOS晶体管M1和一电流镜电路CM115 —偏压电压Vbias施加至该运算放大器OP1的一非反相输入端。该运算放大器OP1的一输出端耦接至该NMOS晶体管M1的一栅极。该NMOS晶体管M1的一源极耦接至该运算放大器OP1的一反相输入端。该NMOS晶体管M1的一漏极耦接至该电流镜电路CM115在本实施例中，PMOS晶体管M2和M3组成该电流镜电路CMl。
[0054]运作时该偏压电压Vb施加至该参考晶胞Mk的该栅极，因此产生流经该参考晶胞Mk的一电流Ib。该电流Ib根据电流镜中PMOS晶体管M2和M3的比例而放大形成该参考电流Iro根据该参考电流Ik和电阻Rb的阻值的乘积产生电压Vk。其后，该电压Vk会送至比较器506和508的非反相输入端。
[0055]参照图6，该电压转电流电路504包含一运算放大器0P2、一 NMOS晶体管M4和一电流镜电路cm2。该控制电压V。施加至该运算放大器OP2的一非反相输入端。该运算放大器OP2的一输出端耦接至该NMOS晶体管M4的一栅极。该NMOS晶体管M4的一源极耦接至该运算放大器OP2的一反相输入端，且一反馈电压Vf施加至该运算放大器OP2的该反相输入端。该NMOS晶体管M4的栅极电压可以调整使得该反馈电压VF与该控制电压\实质上相等。由该控制电压\和该外部电阻Rext所产生的一电流If流过该电流镜CM2,并根据该电流镜中PMOS晶体管M5和M6的比例而放大形成该电流I1，根据该电流镜中PMOS晶体管M5和M7的比例而放大形成该电流12。其后，根据放大过的电流I1和电阻R1的阻值的乘积产生电压V1且根据放大过的电流I2和电阻R2的阻值的乘积产生电压V2。该电压V1和V2会送至比较器506和508的反相输入端。
[0056]在本实施中，该电阻R1的阻值和该电阻R2的阻值实质上相同，而该电流I1的电流值大于该电流I2的电流值。电流I1和I2的电流值是根据该参考晶胞电流Ib的给定误差范围而决定。如前所述，如果该参考晶胞Mk位于一抹除状态,流经该参考晶胞Mk的该参考晶胞电流会在该目标范围内(例如170 μ Α±5 μ A)。因此,该电压转电流电路504可以设计为产生175 μ A的电流I1和产生165 μ A的电流12。参照图6，该些比较器506和508在本实施例中为电压比较器。因此，该比较器506比较电SVk和电压V1，而该比较器508比较电压Vk和电压V2。如果控制电压\的电压值设定为1.7V，而电阻Rext、电阻R1和电阻R2的值均设定为10ΚΩ，则该电压％和％的电压值会分别为1.75V和1.65V。因此，如果该参考晶胞Mk位于抹除状态且该电阻Rb的值设定为IOK Ω，该电压Vk的电压值会在1.65V和1.75V之间。在此条件下，该比较器506在接收输入电压％、V2和Vk后会输出低逻辑电平的比较信号S1，而该比较器508在接收输入电压V1J2和Vk后会输出高逻辑电平的比较信号S2，使得该调整电路510不致能。
[0057]然而，如果电压Vr的电压值大于电压V1的电压值，该比较器506会输出高逻辑电平的比较信号Si。在接收高逻辑电平的比较信号S1后，该调整电路510会在该参考晶胞坞上重复执行编程和验证步骤直至电压Vk的电压值小于电压V1的电压值为止。另一方面，如果电压\的电压值小于电压V2的电压值，该比较器508会输出低逻辑电平的比较信号S2。在接收低逻辑电平的比较信号S2后，该调整电路510会在该参考晶胞Mk上重复执行抹除和验证步骤直至电压Vk的电压值大于电压V2的电压值为止。
[0058]为了减少该半导体存储器元件50中的该参考晶胞坞的调整时间，调整的强度可以根据该参考晶胞电流Ib的电流值而调整。图7显示结合本发明另一实施例的包含该参考晶胞Mk的一半导体存储器元件70的方块示意图。图7中类似图5的元件以类似的参考数字显示，且电路的细节将不再赘述。参照图7，该电压转电流电路504’用以转换该控制电压Vc至多个电流Ir 12、I3和I4，其中I3M1M2M415在本实施例中，该电压转电流电路504’被设计以产生175 μ A的电流I” 165 μ A的电流12、180 μ A的电流I3和产生160 μ A的电流14。一电压V3根据该电流I3的值和电阻R3的阻值的乘积而产生，而一电压V4根据该电流I4的值和电阻R4的阻值的乘积而产生。在本实施例中，电阻R3和R4的阻值均设定为10ΚΩ，因此该电压V3和V4的电压值会分别为1.8V和1.6V。一比较器512比较电压Vk的值和电压V3的值以输出一比较信号s3。一比较器514比较电压Vr的电压值和电压V4的电压值以输出一比较信号S4。
[0059]参照图7,该半导体存储器元件70还包含一状态机(state machine) 516。该状态机516被建构以根据比较信号S1' S2, S3和S4产生多个数字码Dx。图8显示根据该参考晶胞电流而产生的数字码Dx的表格。参照图8，在状况I中该电压Vk的电压值大于电压V3的电压值，对照产生的码Dx为码I ;在状况2中该电压Vk的电压值介于电压V1和电压V3的电压值之间，对照产生的码Dx为码2 ;在状况3中该电压Vk的电压值小于电压V2的电压值，对照产生的码Dx为码3 ;且在状况4中该电压Vk的电压值介于电压V2和电压V4的电压值之间，对照产生的HDx为码4。
[0060]在该状态机516产生特定的数字码Dx后，该调整电路510会根据该数字码Dx执行该参考晶胞Mk的调整步骤。举例而言，如果该状态机516产生的数字码Dx为码1，该调整电路510会设定以一第一设定编程强度编程该参考晶胞Μκ，而如果该状态机516产生的数字码队为码2，该调整电路510会设定以一第二设定编程强度编程该参考晶胞Mk，其中该第一设定编程强度大于第二设定编程强度。当需要较大的设定编程强度时，该调整电路510可以一具有较高峰值的正电压或是较长脉冲宽度的编程脉冲施加于该参考晶胞Mk上。然而，本发明不应以此为限。依上述方式，该参考晶胞Mk的编程时间可以通过施加不同的编程强度而减少。
[0061]另一方面，如果该状态机516产生的数字码Dx为码3，该调整电路510会设定以一第一设定抹除强度抹除该参考晶胞Μκ，而如果该状态机516产生的数字码Dx为码4，该调整电路510会设定以一第二设定抹除强度抹除该参考晶胞Mk，其中该第二设定抹除强度大于该第一设定抹除强度。当需要较大的抹除强度时，该调整电路510可以一具有较高峰值的负电压或是较长脉冲宽度的抹除脉冲施加于该参考晶胞坞上。然而，本发明不应以此为限。依上述方式，该参考晶胞Mk的抹除时间可以通过施加不同的抹除强度而减少。
[0062]参照图6，电阻Rb、R1和R2具有相同的阻值。然而，由于电阻Rb、R1和R2的阻值会受制程变化而影响，需要在该半导体存储器元件70的芯片上几何地设置该些电阻Rb、R1和R2的技巧。图9显示结合本发明一实施例的电阻布局的配置方式。参照图9，该些电阻Rb、R1和R2具有相似的布局图样。每一电阻会分解成相等的两部分，每一部分以平行的方式布局并且串行连接。该些电阻RpR1和R2会毗连设置且沿相同的坐标轴对称地设置。因此，该些电阻RbJ1和R2间的不匹配可以藉此获得改善。
[0063]此外，图6中的该电阻Rext会设置在该半导体存储器元件50的外部。因此，使用者可以在不同的状况下更方便且更有弹性地选择该电阻Rext的阻值。举例而言，如果参考晶胞电流的给定误差范园缩小的话，考虑到运算放大器的增益误差和偏移的变化、电阻和晶体管的不匹配等因素所带来的影响，该电阻Rext可选择具有更高准确度(较小误差值)的形式。
[0064]在上述实施例中，该些比较器506和508为电压比较器。在本发明另一实施例中，该些比较器506和508为电流比较器。因此，在该实施例中，该比较器506比较电流Ik和电流I1，而该比较器508比较电流Ik和电流I2。如果电流Ik的电流值大于电流I1的电流值，该比较器506会输出高逻辑电平的比较信号Sp在接收高逻辑电平的比较信号S1后，该调整电路510会在该参考晶胞Mk上重复执行编程和验证步骤直至电流Ik的电流值小于电流I1的电流值为止。另一方面，如果电流Ik的电流值小于电流I2的电流值，该比较器508会输出低逻辑电平的比较信号S2。在接收低逻辑电平的比较信号S2后，该调整电路510会在该参考晶胞坞上重复执行抹除和验证步骤直至电流Ik的电流值大于电流I2的电流值为止。
[0065]有许多方法可验证该参考晶胞Mk的临界电压是否已调整到所要的值。图10显示结合本发明一实施例的用以验证该参考晶胞坞状态的不同方法的表格。参照图10，在方法I的例子中，为了确认该参考晶胞Mk是否已调整至一抹除状态，一测试机台(未绘出)可能供应大于在抹除状态下的一参考晶胞的一临界电压电压值的该偏压电压Vb至该参考晶胞Me的一栅极，并供应小于一在抹除状态下的该参考晶胞的该临界电压电压值的该控制电压V。至该电压转电流电路504，如图6所示。举例而言，在本实施例中在抹除状态下的该参考晶胞的该临界电压电压值大约为3V。因此，电压Vb和电压V。可分别设定为5V和1.7V。在本例中，如果该参考晶胞电流没有在目标范围内(例如170 μ Α±5 μ A),该调整电路510会在该参考晶胞Mk上重复执行调整和验证步骤直至该参考晶胞电流的电流值在目标范围内。
[0066]为了确认该参考晶胞Mk是否已调整至一读取状态，该测试机台可能供应大于在读取状态下的一参考晶胞的一临界电压电压值的该偏压电压Vb至该参考晶胞Mk的该栅极，并供应小于在读取状态下的该参考晶胞的该临界电压电压值的该控制电压V。至该电压转电流电路504。为了确认该参考晶胞Mk是否已调整至一编程状态，该测试机台可能供应大于在编程状态下的一参考晶胞的一临界电压电压值的该偏压电压Vb至该参考晶胞Mk的该栅极，并供应小于在编程状态下的该参考晶胞的该临界电压电压值的该控制电压V。至该电压转电流电路504。
[0067]参照图10，在方法2的例子中，为了确认该参考晶胞Mk是否已调整至一抹除状态，该测试机台可能供应一电压值与在抹除状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压Vb至该参考晶胞Mk的一栅极，并供应可造成流过该高准确度电阻Rext为一小电流的该控制电压V。至该电压转电流电路504，如图6所示。举例而言，该电阻Rext的阻值可选择为100Κ Ω，且该些电压Vb和V。的电压值可分别设定为3V和0.1V。因此，流过该高准确度电阻Rext的一小电流的电流值约为I μ Α。在本例中，如果该参考晶胞电流没有在目标范围内(例如I μ A±0.2 μ A),该调整电路510会在该参考晶胞Mk上重复执行调整和验证步骤直至该参考晶胞电流的电流值在目标范围内。在本发明一较佳实施例中，该小电流的范围约在0.1 μ A至10 μ A之间。
[0068]为了确认该参考晶胞Mk是否已调整至一读取状态，该测试机台可能供应一电压值与在读取状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压Vb至该参考晶胞Mk的一栅极，并供应可造成流过该高准确度电阻Rext为一小电流的该控制电压\至该电压转电流电路504。为了确认该参考晶胞Mk是否已调整至一编程状态，该测试机台可能供应一电压值与在编程状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压Vb至该参考晶胞Mk的一栅极，并供应可造成流过该高准确度电阻Rext为一小电流的该控制电压\至该电压转电流电路504。
[0069]参照图10，在方法3的例子中，为了确认该参考晶胞Mk是否已调整至一读取状态，该测试机台可能供应具有一第一电压值的该偏压电压Vb至该参考晶胞Mk的该栅极，并供应具有一第二电压值的该控制电压V。至该电压转电流电路504，其中该第一电压值大于在读取状态下的一参考晶胞的一临界电压电压值，且该第二电压值小于在读取状态下的该参考晶胞的该临界电压电压值。举例而言，在本实施例中该第一电压值和该第二电压值可以分别设定为5V和1.1V。
[0070]为了确认该参考晶胞Mk是否已调整至一抹除状态，该测试机台可能供应具有一第三电压值的该偏压电压Vb至该参考晶胞Mk的该栅极，并供应具有该第二电压值的该控制电压Vc至该电压转电流电路504，其中该第三电压值是通过从该第一电压值减去介于在读取状态下的该参考晶胞的该临界电压电压值和在抹除状态下的一参考晶胞的一临界电压电压值的一差值而获得。举例而言，由于该第一电压值设定为5V，且在读取状态下的该参考晶胞的该临界电压电压值为3.75V而在抹除状态下的该参考晶胞的该临界电压电压值为3V，故在本实施例中该第三电压值可设定为4.25V。
[0071]为了确认该参考晶胞Mk是否已调整至一编程状态，该测试机台可能供应具有一第四电压值的该偏压电压Vb至该参考晶胞Mk的该栅极，并供应具有该第二电压值的该控制电压Vc至该电压转电流电路504，其中该第四电压值是通过从该第一电压值加上介于在读取状态下的该参考晶胞的该临界电压电压值和在编程状态下的一参考晶胞的一临界电压电压值的一差值而获得。举例而言，由于该第一电压值设定为5V，且在读取状态下的该参考晶胞的该临界电压电压值为3.75V而在编程状态下的该参考晶胞的该临界电压电压值为6V，故在本实施例中该第四电压值可设定为7.25V。
[0072]此外，本发明亦揭示一并列调整装置以调整多个存储器元件中的多个存储器晶胞。对大量的存储器元件而言，并列调整可以允许不同的晶胞同时被调整。举例而言，相较于单独地调整每一晶胞，将并列调整的机制并入该些存储器元件可以让制造者每次测试4个、8个、16个或更多的晶胞，因此可大幅减少整体的调整时间。
[0073]图11显示结合本发明一实施例的一并列调整装置100的方块示意图。参照图11，该并列调整装置100包含一测试板110、一第一总线112、一第二总线114、一第三总线116、多个高准确度电阻Rext、Rex/和Rext”以及多个半导体存储器元件50、50’和50”。
[0074]该些半导体存储器元件50、50’和50”是设置于该测试板110上，并且以一并列的方式连接至该第一总线112和该第二总线114，如图11所示。该些半导体存储器元件50、50’和50”亦连接至该第三总线116以接收一致能信号EN。此外，该些半导体存储器元件50、50’和50”分别连接至该些高准确度电阻Rext、Rex/和Rext ”。
[0075]该些半导体存储器元件50、50’和50”具有如图5至图7所示的相似架构。在运作时，在接受到该致能信号EN后，该些半导体存储器元件50、50’和50”会同时致能，因此在不同存储器元件中的存储器晶胞可以同时被调整。在接收该致能信号EN后，一测试机台(未绘出)供应一偏压电压Vb至该第一总线112，而产生在不同存储器元件中的多个参考晶胞电流。该测试机台亦供应一控制电压V。至该第二总线114，而产生在不同存储器元件中的多个第一电流I1和多个第二电流12。在比较每一存储器元件中的该参考晶胞电流和电流I1和比较该参考晶胞电流和电流I2后，在对应的存储器元件中的参考晶胞可以根据比较结果而进行调整。调整的方法请参考前述说明(方法1、2或3)，电路的细节将不再赘述。
[0076]本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为上述的权利要求范围所涵盖。
【权利要求】
1.一种半导体存储器元件，包含: 一第一电压转电流电路，包含一参考晶胞，其用以转换一偏压电压至一参考电流； 一第一电阻，耦接至该第一电压转电流电路以根据该参考电流产生一参考电压； 一第二电压转电流电路，用以转换一控制电压至一第一电流和一第二电流，其中该第一电流的电流值大于该第二电流的电流值； 一第二电阻，耦接至该第二电压转电流电路以根据该第一电流产生一第一电压； 一第三电阻，耦接至该第二电压转电流电路以根据该第二电流产生一第二电压； 一第一比较器，用以比较该参考电压和该第一电压以产生一第一比较信号； 一第二比较器，用以比较该参考电压和该第二电压以产生一第二比较信号；以及 一调整电路，用以根据该第一比较信号和该第二比较信号以调整该参考晶胞； 其中，该第二电阻的阻值和该第三电阻的阻值实质上相同；以及其中，一高准确度电阻设置于该半导体存储器元件的外部，且该第二电压转电流电路根据该控制电压和该高准确度电阻的阻值产生该第一电流和该第二电流。
2.根据权利要求1所述的半导体存储器元件，其中该第一电阻、该第二电阻和该第三电阻具有相同的布局图样，且该第一电阻、该第二电阻和该第三电阻会毗连设置且沿相同的坐标轴对称地设置。
3.根据权利要求1所述的半导体存储器元件，其中如果该参考电压的电压值大于该第一电压的电压值，该调整电路会在该参考晶胞上重复执行编程和验证步骤直至该参考电压的电压值小于该第一电压的电压值为止，且如果该参考电压的电压值小于该第二电压的电压值，该调整电路会在该参考晶胞上重复执行抹除和验证步骤直至该参考电压的电压值大于该第二电压的电压值为止。
4.根据权利要求1所述的半导体存储器元件，还包含: 一第四电阻，耦接至该第二电压转电流电路以根据一第三电流产生一第三电压； 一第五电阻，耦接至该第二电压转电流电路以根据一第四电流产生一第四电压； 一第三比较器，用以比较该参考电压和该第三电压以产生一第三比较信号； 一第四比较器，用以比较该参考电压和该第四电压以产生一第四比较信号； 其中，该第二电压转电流电路根据该控制电压产生该第三电流和该第四电流，该第三电流的电流值大于该第一电流的电流值，且该第四电流的电流值小于该第二电流的电流值； 其中，该第二电阻的阻值、该第四电阻的阻值和该第五电阻的阻值实质上相同 '及其中，如果该参考电压的电压值大于该第三电压的电压值，该调整电路会以一第一设定编程强度编程该参考晶胞，如果该参考电压的电压值介于该第一电压和该第三电压的电压值之间，该调整电路会以一第二设定编程强度编程该参考晶胞，如果该参考电压的电压值小于该第四电压的电压值，该调整电路会以一第一设定抹除强度抹除该参考晶胞，如果该参考电压的电压值介于该第二电压和该第四电压的电压值之间，该调整电路会以一第二设定抹除强度抹除该参考晶胞，其中该第一设定编程强度大于该第二设定编程强度，且该第一设定抹除强度大于该第二设定抹除强度。
5.根据权利要求1所述的半导体存储器元件，其中为了确认该参考晶胞是否已调整至一抹除状态，大于在抹除状态下的一参考晶胞的一临界电压电压值的该偏压电压会施加至该参考晶胞的一栅极，且小于在抹除状态下的该参考晶胞的该临界电压电压值的该控制电压会施加至该第二电压转电流电路；为了确认该参考晶胞是否已调整至一读取状态，大于在读取状态下的一参考晶胞的一临界电压电压值的该偏压电压会施加至该参考晶胞的该栅极，且小于在读取状态下的该参考晶胞的该临界电压电压值的该控制电压会施加至该第二电压转电流电路；为了确认该参考晶胞是否已调整至一编程状态，大于在编程状态下的一参考晶胞的一临界电压电压值的该偏压电压会施加至该参考晶胞的该栅极，且小于在编程状态下的该参考晶胞的该临界电压电压值的该控制电压会施加至该第二电压转电流电路。
6.根据权利要求1所述的半导体存储器元件，其中为了确认该参考晶胞是否已调整至一抹除状态，电压值与在抹除状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压会施加至该参考晶胞的一栅极，且造成流过该高准确度电阻为一小电流的该控制电压会施加至该第二电压转电流电路；为了确认该参考晶胞是否已调整至一读取状态，电压值与在读取状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压会施加至该参考晶胞的该栅极，且造成流过该高准确度电阻为一小电流的该控制电压会施加至该第二电压转电流电路，为了确认该参考晶胞是否已调整至一编程状态，电压值与在编程状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压会施加至该参考晶胞的该栅极，且流过该高准确度电阻为一小电流的该控制电压会施加至该第二电压转电流电路。
7.根据权利要求1所述的半导体存储器元件，其中为了确认该参考晶胞是否已调整至一读取状态，具有一第一电压值的该偏压电压会施加至该参考晶胞的一栅极，且具有一第二电压值的该控制电压会施加至该第二电压转电流电路，其中该第一电压值大于在读取状态下的一参考晶胞的一临界电压电压值，且该第二电压值小于在读取状态下的该参考晶胞的该临界电压电压值；为了确认该参考晶胞是否已调整至一抹除状态，具有一第三电压值的该偏压电压会施加至该参考晶胞的该栅极，且具有该第二电压值的该控制电压会施加至该第二电压转电流电路，其中该第三电压值是通过从该第一电压值减去介于在读取状态下的该参考晶胞的该临界电压电压值和在抹除状态下的一参考晶胞的一临界电压电压值的一差值而获得；为了确认该参考晶胞是否已调整至一编程状态，具有一第四电压值的该偏压电压会施加至该参考晶胞的该栅极，且具有该第二电压值的该控制电压会施加至该第二电压转电流电路，其中该`第四电压值是通过从该第一电压值加上介于在读取状态下的该参考晶胞的该临界电压电压值和在编程状态下的一参考晶胞的一临界电压电压值的一差值而获得。
8.根据权利要求4所述的半导体存储器元件，其中该高准确度电阻的阻值范围是根据该参考电流的一给定误差范围和来自该第二电压转电流电路的电压误差值而决定。
9.一种并列调整装置，包含: 一测试板； 一第一总线； 一第二总线； 一第三总线； 多个高准确度电阻；以及 多个半导体存储器元件，设置于该测试板上，并且以一并列的方式连接至该第一总线和该第二总线，该多个半导体存储器元件是根据来自该第三总线的一致能信号而同时致能，每一半导体存储器元件耦接至该多个高准确度电阻中的其中一者，且每一半导体存储器兀件包含: 一第一电压转电流电路，包含一参考晶胞，其用以转换来自该第一总线的一偏压电压至一参考电流； 一第一电阻，耦接至该第一电压转电流电路以根据该参考电流产生一参考电压； 一第二电压转电流电路，用以根据来自该第二总线的一控制电压和一对应的高准确度电阻以产生一第一电流和一第二电流，其中该第一电流的电流值大于该第二电流的电流值； 一第二电阻，耦接至该第二电压转电流电路以根据该第一电流产生一第一电压； 一第三电阻，耦接至该第二电压转电流电路以根据该第二电流产生一第二电压； 一第一比较器，用以比较该参考电压和该第一电压以产生一第一比较信号； 一第二比较器，用以比较该参考电压和该第二电压以产生一第二比较信号；以及 一调整电路，用以根据该第一比较信号和该第二比较信号以调整该参考晶胞； 其中，该第二电阻的阻值和该第三电阻的阻值实质上相同。
10.根据权利要求9所述的并列调整装置，其中该第一电阻、该第二电阻和该第三电阻具有相同的布局图样，且该第一电阻、该第二电阻和该第三电阻会毗连设置且沿相同的坐标轴对称地设置。
11.根据权利要求9的并列调整装置，其中如果该参考电压的电压值大于该第一电压的电压值，该调整电路会在该参考晶胞上重复执行编程和验证步骤直至该参考电压的电压值小于该第一电压的电 压值为止，且如果该参考电压的电压值小于该第二电压的电压值，该调整电路会在该参考晶胞上重复执行抹除和验证步骤直至该参考电压的电压值大于该第二电压的电压值为止。
12.根据权利要求9所述的并列调整装置，还包含: 一第四电阻，耦接至该第二电压转电流电路以根据一第三电流产生一第三电压； 一第五电阻，耦接至该第二电压转电流电路以根据一第四电流产生一第四电压； 一第三比较器，用以比较该参考电压和该第三电压以产生一第三比较信号； 一第四比较器，用以比较该参考电压和该第四电压以产生一第四比较信号； 其中，该第二电压转电流电路根据该控制电压产生该第三电流和该第四电流，该第三电流的电流值大于该第一电流的电流值，且该第四电流的电流值小于该第二电流的电流值； 其中，该第二电阻的阻值、该第四电阻的阻值和该第五电阻的阻值实质上相同 '及其中，如果该参考电压的电压值大于该第三电压的电压值，该调整电路会以一第一设定编程强度编程该参考晶胞，如果该参考电压的电压值介于该第一电压和该第三电压的电压值之间，该调整电路会以一第二设定编程强度编程该参考晶胞，如果该参考电压的电压值小于该第四电压的电压值，该调整电路会以一第一设定抹除强度抹除该参考晶胞，如果该参考电压的电压值介于该第二电压和该第四电压的电压值之间，该调整电路会以一第二设定抹除强度抹除该参考晶胞，其中该第一设定编程强度大于该第二设定编程强度，且该第一设定抹除强度大于该第二设定抹除强度。
13.根据权利要求9所述的并列调整装置，其中为了确认该参考晶胞是否已调整至一抹除状态，大于在抹除状态下的一参考晶胞的一临界电压电压值的该偏压电压会施加至该参考晶胞的一栅极，且小于在抹除状态下的该参考晶胞的该临界电压电压值的该控制电压会施加至该第二电压转电流电路；为了确认该参考晶胞是否已调整至一读取状态，大于在读取状态下的一参考晶胞的一临界电压电压值的该偏压电压会施加至该参考晶胞的该栅极，且小于在读取状态下的该参考晶胞的该临界电压电压值的该控制电压会施加至该第二电压转电流电路；为了确认该参考晶胞是否已调整至一编程状态，大于在编程状态下的一参考晶胞的一临界电压电压值的该偏压电压会施加至该参考晶胞的该栅极，且小于在编程状态下的该参考晶胞的该临界电压电压值的该控制电压会施加至该第二电压转电流电路。
14.根据权利要求9所述的并列调整装置，其中为了确认该参考晶胞是否已调整至一抹除状态，电压值与在抹除状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压会施加至该参考晶胞的一栅极，且造成流过该高准确度电阻为一小电流的该控制电压会施加至该第二电压转电流电路；为了确认该参考晶胞是否已调整至一读取状态，电压值与在读取状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压会施加至该参考晶胞的该栅极，且造成流过该高准确度电阻为一小电流的该控制电压会施加至该第二电压转电流电路，为了确认该参考晶胞是否已调整至一编程状态，电压值与在编程状态下的一参考晶胞的一临界电压电压值实质上相同的该偏压电压会施加至该参考晶胞的该栅极，且流过该高准确度电阻为一小电流的该控制电压会施加至该第二电压转电流电路。
15.根据权利要求9所述的并列调整装置，其中为了确认该参考晶胞是否已调整至一读取状态，具有一第一电压值的该偏压电压会施加至该参考晶胞的一栅极，且具有一第二电压值的该控制电压会施加至该第二电压转电流电路，其中该第一电压值大于在读取状态下的一参考晶胞的一临界电压电压值，且该第二电压值小于在读取状态下的该参考晶胞的该临界电压电压值；为了确认该参考晶胞是否已调整至一抹除状态，具有一第三电压值的该偏压电压会施加至该参考晶胞的该栅极，且具有该第二电压值的该控制电压会施加至该第二电压转电流电路，其中该第三电压值是通过从该第一电压值减去介于在读取状态下的该参考晶胞的该临界电压电压值和在抹除状态下的一参考晶胞的一临界电压电压值的一差值而获得；为了确认该参考晶胞是否已调整至一编程状态，具有一第四电压值的该偏压电压会施加至该参考晶胞的该栅极，且具有该第二电压值的该控制电压会施加至该第二电压转电流电路，其中该第四`电压值是通过从该第一电压值加上介于在读取状态下的该参考晶胞的该临界电压电压值和在编程状态下的一参考晶胞的一临界电压电压值的一差值而获得。
16.根据权利要求12所述的并列调整装置，其中该多个高准确度电阻的阻值范围是根据该参考电流的一给定误差范围和来自该第二电压转电流电路的电压误差值而决定。
【文档编号】G11C16/30GK103531242SQ201210232329
【公开日】2014年1月22日 申请日期:2012年7月5日 优先权日:2012年7月5日
【发明者】郭忠山 申请人:晶豪科技股份有限公司