Mtp存储单元的制作方法
【专利摘要】本发明公开了一种MTP存储单元，包括：选择晶体管N1、编程电容C1和擦除电容C2；选择晶体管N1的漏端作为MTP存储单元的位线BL,选择晶体管N1源端作为整个MTP存储单元的源端SG；编程电容C1的上极板和选择晶体管N1栅极相连，为同一个浮栅；编程电容C1的下极板是整个MTP存储单元的字线WL；擦除电容C2的上极板作为MTP的擦除端EG；擦除电容C2的下极板与编程电容C1的上极板相连，为同一个浮栅。本发明针对传统MTP存储单元进行了改进和优化，能嵌入普通的逻辑工艺，不需增加额外掩膜及工艺，其应用范围更广，在各种数字及数模混合工艺平台上都能有较高的编程效率，与现有MTP存储单元相比具有更高编程效率，更高擦除性能和可靠性，能缩小MTP存储单元的面积。
【专利说明】MTP存储单元
【技术领域】
[0001]本发明涉及半导体制造领域，特别是涉及一种MTP存储单元。
【背景技术】
[0002]利用Floating poly (浮栅)存储电子是常见的 MTP (Mult1-time programmable,多次可编程器件)器件(如图1，图2所示)，可以嵌入普通的逻辑工艺且不需增加额外的掩膜及工艺，如美国专利US7515478B2。此种结构的MTP由三个PMOS器件组成，利用PMOS热电子注入(CHE)进行编程，FN隧穿机制进行存储单元的数据擦除。这种结构的MTP存储单元是目前半导体业界最常用的一种器件架构。
[0003]编程过程是通过热电子效应(CHE)来完成的，当编程晶体管T2的栅氧化膜较厚的时候，由于沟道电流下降和热电子穿透栅氧化膜势垒所需要的能量增加，碰撞电离后产生的电子需要更大的能量才能穿越到Gate Poly (多晶硅栅)，或者需要更长的时间才能穿越一定数量的电子，编程效率变差.比如当栅氧化膜厚度为155埃时，该结构在编程电压为9V,编程时间为Is的条件下才能完成编程，速度非常慢，编程效率太差；
[0004]由于该种结构字线WL在编程晶体管这一侧，那么选择晶体管Tl与编程晶体管T2中间共用的Floating P+ (即选择晶体管Tl的漏端D和编程晶体管T2的源端S)的电位会对浮栅FP产生反耦合效果，使得沟道电流变小，影响编程效果(参考:
[6]Matsuoka, Fetal.“Analysis of Hot-Carrier-1nduced Degradation Mode onpMOSFET’ s，，.IEEE Transactions on Electron Devices, Vol 37, N0.6, June 1990, pages1487-1495.中对于耦合关系的描述)；另外根据现有编程操作方法，由于沟道受碰撞电离产生的空穴需漂移2个沟道区 域，才能被负电源吸收，大大影响了器件的编程速度
[0005]该MTP存储单元的操作方法如下，对于编程，可以使用CHE机制编程，如表一所示(只作示例，不限于此)，对于擦除，可以使用FN机制。由于FN隧穿与隧穿场强直接相关，场强越大对应的隧穿电流也越大。所以在固定栅氧化膜的前提下，栅氧化膜两端的电压越大对应的场强也就越大。但另一方面如图1结构所示，所能采用的最大擦除电压受限于N阱间距(关键尺寸SI和S2)。原因是大电压下,如果N讲间距不充分,容易造成punch through(穿通)，并且N阱间距直接影响的是MTP存储单元的面积。
[0006]表一、利用CHE机制编程的MTP存储单元的操作方法
[0007]
【权利要求】
1.一种MTP存储单元，其特征是，包括:选择晶体管(NI)、编程电容(Cl)和擦除电容(C2)； 选择晶体管(NI)的漏端作为MTP存储单元的位线(BL)，选择晶体管(NI)源端作为整个MTP存储单元的源端(SG)； 编程电容(Cl)的上极板和选择晶体管(NI)栅极相连，为同一个浮栅； 编程电容(Cl)的下极板是整个MTP存储单元的字线(WL)； 擦除电容(C2)的上极板作为MTP存储单元的擦除端(EG)； 擦除电容(C2)的下极板与编程电容(Cl)的上极板相连，为同一个浮栅。
2.如权利要求1所述的MTP存储单元，其特征是:所述选择晶体管(NI)是NMOS晶体管，编程电容(Cl)是NWC电容，擦除电容(C2)是MIP电容。
3.如权利要求1所述的MTP存储单元，其特征是:所述擦除电容(C2)上极板的金属材质为硅化钨，其厚度为1000埃?3000埃，其上极板和下极板之间介质膜是二氧化硅，其厚度为200埃?300埃。
【文档编号】G11C16/02GK103794246SQ201210422438
【公开日】2014年5月14日 申请日期:2012年10月30日 优先权日:2012年10月30日
【发明者】仲志华 申请人:上海华虹宏力半导体制造有限公司