存储单元和驱动方法
【专利摘要】本发明公开了存储单元和驱动方法。所述存储单元包括：存储元件，其被构造用来存储电阻状态，所述电阻状态能够在第一状态和第二状态之间改变；以及驱动部。当将所述电阻状态设定为所述第一状态时，所述驱动部向所述存储元件施加具有第一极性的第一脉冲；当将所述电阻状态设定为所述第二状态时，所述驱动部向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性和所述第二极性是彼此不同的。根据本发明存储单元和驱动方法，能够增加可重写次数。
【专利说明】存储单元和驱动方法
【技术领域】
[0001]本发明涉及一种设置有存储元件的存储单元以及用于驱动此存储单元的方法，所述存储元件利用可变电阻特性来保存信息。
【背景技术】
[0002]对于诸如电脑等信息设备，高速运转和高密度的动态随机存取存储器(DRAM)已经被广泛用作随机存取存储器。遗憾的是，由于DRAM的制造工艺要比用于电子设备中的逻辑电路或信号处理电路中的典型的大规模集成电路(LSI)的制造工艺更复杂，因此使DRAM的制造成本增加了。此外，因为DRAM是当电源被切断时其内的信息就会丢失的易失性存储器，所以它们必须经历频繁的刷新操作。每次刷新操作都包括:从DRAM读取所写入的信息(数据)；重新将该信息放大；并且将该信息重写到DRAM中。
[0003]同时，近年来，非易失性存储器已经被越来越多地使用，即使当电源被切断时，所述非易失性存储器内的信息也不会丢失。由于不需要刷新操作，因而可以预期的是非易失性存储器的使用能够降低电力消耗。到目前为止，已经开发出了要与非易失性存储器一起使用的各种类型的存储元件。一个例子是所谓的电阻变化型存储元件，其利用可变电阻特性来保存信息。某些电阻变化型存储元件具有相对简单的结构，并且有利于克服微细加工的局限。例如，日本待审专利申请(PCT申请的译文)第2002-536840号公报公开了一种具有如下结构的电阻变化型存储元件:该结构中，在两个电极之间夹着含有预定金属的离子导体。此外，日本待审专利申请第2005-197634号公报公开了一种电阻变化型存储元件，其能够很长时间或在高温环境的条件下稳定地保持信息。
【发明内容】
[0004]另一方面，鉴于上述问题，所期望的是非易失性存储器能实现很多的重写次数。具体地，期望电阻变化型存储元件即使在信息被重写时仍能够充分地保证高电阻状态与低电阻状态之间的电阻差异。
[0005]本发明期望提供一种能够增加可重写次数的存储单元，并且提供一种驱动方法。
[0006]本发明的实施例提供了一种存储单元，其包括:存储元件，其被构造用来存储电阻状态，所述电阻状态能够在第一状态与第二状态之间改变；以及驱动部。当将所述电阻状态设定为所述第一状态时，所述驱动部向所述存储元件施加具有第一极性的第一脉冲。当将所述电阻状态设定为所述第二状态时，所述驱动部向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性和所述第二极性是彼此不同的。
[0007]本发明的实施例提供了一种驱动方法，其包括如下步骤:当将存储元件的能够在第一状态与第二状态之间改变的电阻状态设定为所述第一状态时，向所述存储元件施加具有第一极性的第一脉冲；以及当将所述电阻状态设定为所述第二状态时，向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性和所述第二极性是彼此不同的。
[0008]在本发明各实施例的存储单元和驱动方法中，所述驱动部向所述存储元件施加脉冲，并且所述存储元件的所述电阻状态因此被设定为所述第一状态或所述第二状态。特别地，当所述存储元件的所述电阻状态被设定为所述第二状态时，所述驱动部向所述存储元件施加具有所述第二极性的所述第二脉冲，然后暂时地施加具有所述第一极性的所述第三脉冲，并且随后再次施加所述第二脉冲。
[0009]根据本发明各实施例的存储单元和驱动方法，当所述存储元件的所述电阻状态被设定为所述第二状态时，具有所述第二极性的所述第二脉冲被施加至所述存储元件，然后具有所述第一极性的所述第三脉冲被暂时地施加至所述存储元件，并且随后所述第二脉冲被再次施加至所述存储元件。凭借上述存储单元和存储方法，增加了可重写次数。
[0010]应当理解的是，前面的一般性说明和后面的详细说明都是示例性的，并且旨在为本发明所要求保护的技术方案提供进一步的解释。
【专利附图】
【附图说明】
[0011]这里所包括的附图提供了对本发明的进一步理解，这些附图被并入本说明书中且构成本说明书的一部分。附图图示了实施例，并且与本说明书一起用来解释本发明的原理。
[0012]图1是图示了本发明实施例的存储单元的示例性构造的框图。
[0013]图2是图示了图1中的存储器阵列的示例性构造的电路图。
[0014]图3是图示了图2中的存储元件的示例性构造的横截面图。
[0015]图4是图示了用于图2中的存储器单元(memory cell)的评估电路的电路图。
[0016]图5的(A)、(B)、(C)部分是图示了写入处理中的示例性操作的时序波形图。
[0017]图6是图示了写入处理中的存储器单元的状态的说明图。
[0018]图7的(A)、(B)、(C)部分是图示了读取处理中的示例性操作的时序波形图。
[0019]图8是图示了读取处理中的存储器单元的状态的说明图。
[0020]图9是图示了擦除操作中的示例性操作的流程图。
[0021]图10的(A)、(B)、(C)部分是图示了擦除处理中的示例性操作的时序波形图。
[0022]图11是图示了擦除处理中的存储器单元的状态的说明图。
[0023]图12的(A)、(B)、(C)部分是图示了预擦除处理中的示例性操作的时序波形图。
[0024]图13是图示了预擦除处理中的存储器单元的状态的说明图。
[0025]图14是图示了在图9的擦除操作中的示例性操作的时序波形图。
[0026]图15是图示了在图9的擦除操作中的示例性操作的说明图。
[0027]图16是图示了由图1中的存储单元进行的示例性操作的流程图。
[0028]图17是图示了图1中的存储单元的示例性特性的特性图。
[0029]图18是图示了图1中的存储单元的其它示例性特性的特性图。
[0030]图19是图示了由本发明实施例的比较例的存储单元进行的示例性操作的流程图。
[0031]图20是图示了本发明实施例的比较例的存储单元的示例性特性的特性图。
[0032]图21是图示了由本发明实施例的另一比较例的存储单元进行的示例性操作的流程图。[0033]图22是图示了本发明实施例的又一比较例的存储单元的示例性特性的特性图。【具体实施方式】
[0034]在下文中，将参照附图详细说明本发明的实施例。
[0035]1、实施例
[0036](示例性构造)
[0037]图1示出了根据实施例的存储单元的示例性构造。存储单元I设置有电阻变化型存储元件。应当注意的是，本实施例体现了本发明的实施例的驱动方法。因此，下文中也将说明该驱动方法。存储单元I包括驱动部30和存储器阵列10。
[0038]如图1中所示，驱动部30包括字线驱动部(word line driving section)31和位线 / 源线驱动部(bit/source line driving section) 32。
[0039]字线驱动部31对存储器阵列10中的要被驱动的存储器单元20 (稍后说明)进行选择。更详细地，字线驱动部31向存储器阵列10的多个(在此例中是m个，m为2以上的整数)字线WL (稍后说明)施加信号，由此选择要被驱动的存储器单元20。
[0040]位线/源线驱动部32对存储器阵列10中的被选择为驱动目标的存储器单元20有选择地进行信息写入操作、信息擦除操作以及信息读取操作(稍后说明)。具体地，位线/源线驱动部32向多个(在此例中是k个，k为2以上的整数)位线BL和源线SL (两者都在稍后说明)施加信号，由此对存储器阵列10中的被选择为驱动目标的存储器单元20有选择地进行信息写入操作、信息擦除操作以及信息读取操作。此外，位线/源线驱动部32配备有读出放大器(未在图中示出)，并且具有在读取操作期间利用该读出放大器将经由位线BL(位线BLl至BLk)从各个存储器单元20读取的信息放大的功能。
[0041]存储器阵列10保持着已经由驱动部30写入到存储器阵列10中的信息。
[0042]图2示出了存储器阵列10的示例性构造。存储器阵列10包括以矩阵形式布置的多个存储器单元20。此外，存储器阵列10具有多个在行(或水平)方向上延伸的字线WL和多个在列(或垂直)方向上延伸的位线BL以及源线SL。字线WL、位线BL和源线SL各自的一个端部被连接至驱动部30。
[0043]各存储器单元20包括存储元件21和选择晶体管22，并且各存储器单元20被连接至相应的字线WL、位线BL和源线SL。
[0044]各存储元件21利用如下的特性来保存信息:根据被施加的电压，各存储元件21的电阻状态(在低电阻状态和高电阻状态之间)可逆地变化。各存储元件21的两端分别被连接至相应的选择晶体管22和源线SL。
[0045]各选择晶体管22选择要被驱动的存储元件21，并且可以被配置成例如金属氧化物半导体(MOS)晶体管。然而，对选择晶体管22的结构没有限制。或者，可以使用不同结构的晶体管。各选择晶体管22的栅极被连接至相应的字线WL，并且各选择晶体管22的漏极和源极中的一者被连接至相应的存储元件21的一端，而各选择晶体管22的漏极和源极中的另一者被连接至相应的位线BL。
[0046]图3示出了存储元件21的示例性横截面示意图。存储元件21是通过依次堆叠下部电极211、存储层212以及上部电极213来形成的。
[0047]下部电极211设置于存储元件21的一端处，并且连接至选择晶体管22。在本实例中，下部电极211被形成为被绝缘膜215包围。下部电极211可以由例如在半导体工艺中使用的诸如钨(W)、氮化钨(WN)、氮化钛(TiN)或氮化钽(TaN)等配线材料制成。
[0048]存储层212具有层叠结构，该层叠结构包括设置于上部电极213侧的离子源层212A和设置于下部电极211侧上的电阻变化层212B。在本例中，在存储层212与下部电极211之间以及在存储层212与绝缘膜215之间设置有层间绝缘膜214。存储层212(或电阻变化层212B)和下部电极211被形成为使得它们在层间绝缘膜214的开口中彼此接触。在存储层212中，其电阻状态根据施加于下部电极211与上部电极213之间的电压的极性可逆地改变，关于此的细节将在下文中说明。
[0049]离子源层212A包含如下的元素:这些元素变为扩散于电阻变化层212B中的可移动离子(正离子和负离子)。作为能够被负离子化的离子导电材料，离子源层212A可以含有例如氧(O)且含有包括硫(S )、硒(Se )和碲(Te )的硫族元素中的一种或多种。此外，作为能够被正离子化的过渡金属元素，离子源层212A可以含有例如下列金属元素中的一种或多种:包括钛(Ti)、锆(Zr)和铪(Hf)的第4组(钛组)中的金属元素；包括钒(V)、铌(Nb)和钽(Ta)的第5组(钒组)中的金属元素；以及包括铬(Cr)、钥(Mo)和钨(W)的第6组(铬组)中的金属元素。在写入操作期间，这些能够被正离子化的过渡金属元素在阴极电极上被还原从而产生了处于金属态的导电通道(丝状体)。该导电通道的产生起到了改变存储元件21的电阻状态的作用。
[0050]电阻变化层212B具有通过充当导电阻挡层(conductive barrier)来使所保持信息的特性稳定化的功能。电阻变化层212B可以由例如电阻高于离子源层212A的电阻的材料制成。电阻变化层212B的组成材料可以是例如包含下列元素中的一种或多种的氧化物或氮化物，这些元素是:包括礼(Gd)的稀土元素；包括招(Al)、镁(Mg)和娃(Si)的代表性元素；以及包括钽(Ta)和铜(Cu)的过渡金属元素。
[0051]上部电极213被设置于存储元件21的另一端处，并且被连接至源线SL。类似于下部电极211，上部电极213可以由已知的半导体配线材料制成。在这样的半导体配线材料中，特别地，经过后退火(post annealing)而不与离子源层212A发生反应的足够稳定的材料是优选的。
[0052]利用如上所述的构造，存储单元I在要被驱动的存储器单元20上进行写入操作，这使得存储器单元20的存储元件21进入低电阻状态。反之，存储单元I在存储器单元20上进行擦除操作，这导致存储器单元20的存储元件21进入高电阻状态。然后，存储元件21通过维持该低或高电阻状态来保存信息。在擦除操作期间如果存储元件21的电阻状态在擦除处理之后没有充分地变为高电阻状态(或者如果存储元件21的电导不能充分地减小)，那么在此情况下，存储单元I暂时地将存储元件21的电阻状态设定为处于高电阻状态与低电阻状态之间的中间状态。然后，如将在后面说明的那样，存储单元I再次进行擦除处理。
[0053]本文中，在本发明的实施例中，低电阻状态和高电阻状态分别对应于“第一状态”和“第二状态”的具体示例。此外，在本发明的实施例中，写入脉冲Ww和擦除脉冲We分别对应于“第一脉冲”和“第二脉冲”的具体示例。此外，在本发明的实施例中预擦除脉冲Wpre对应于“第三脉冲”的具体示例。
[0054](操作和功能)
[0055]接下来，将说明本实施例的存储单元I的操作和功能。[0056](整体操作的概述)
[0057]首先，将参照图1说明由存储单元I进行的整体操作。字线驱动部31向字线WL施加信号，从而选择要被驱动的存储器单元20。位线/源线驱动部32向位线BL和源线SL施加信号，从而向各存储器单元20写入信息，并且从各存储器单元20擦除该信息和读取该信息。结果，从存储器阵列10中的多个存储器单元20之中选择出要被驱动的存储器单元
20,并且有选择地进行信息写入操作、信息擦除操作和信息读取操作。
[0058](试生产)
[0059]制备了包括如图3所示的存储元件21的存储器单元20 (见图2)的产品样品。在存储元件21的产品样品中，下部电极211和上部电极213分别由氮化钛(TiN)和钛(Ti ) /铝(Al)制成。绝缘膜215是由正硅酸乙酯(TEOS)-二氧化硅(SiO2)制成的。层间绝缘膜214被形成为具有Snm的厚度，并且层间绝缘膜214的邻接于下部电极211的开口被形成为具有400nm2的面积。离子源层212A和电阻变化层212B分别由铪碲氧化物(HfTeO)和氧化铝(AlO)制成。选择晶体管22的栅极宽度W与栅极长度L的比率被设定为0.8。
[0060]关于以上述方式制造出来的存储器单元20，分别评估了信息写入操作、信息擦除操作和信息读取操作的特性。
[0061]图4示出了用于特性评估的示例性评估电路。在图4中，存储元件21被图示为可变电阻器。在本示例中，如图4所示，并联连接起来的安培表98和开关99被连接至位线BL0当开关99处于导通状态时，来自外部的信号被提供至位线BL。反之，当开关99处于断开状态时，流过存储器单元20的存储元件21的电流被测量。
[0062]接着，将详细说明写入操作、读取操作以及擦除操作。
[0063]图5的(A)、(B)、(C)部分示出了在写入操作中进行的示例性处理(写入处理PO)。具体地，(A)、(B)、(C)部分分别示出了字线电压VWL的波形、位线电压VBL的波形和源线电压VSL的波形。图6示出了在写入处理PCw中存储器单元20的状态。在写入处理PCw期间，评估电路中的开关99保持处于导通状态。
[0064]在写入处理PCw中，首先，位线电压VBL和源线电压VSL两者都被设定为电压Vw(例如，3.5V)(见图5的(B)和(C)部分)。随后，字线电压VWL从OV变为电压Vgw (例如，
2.2V)(见图5的(A)部分)。响应于该操作，选择晶体管22被导通。然后，位线电压VBL仅在时段Pw (其时间长度是例如I微秒)内被设为OV (见图5的(B)部分中的写入脉冲Ww)。结果，在Pw时段内，电压Vw被施加于存储元件21的两端间，从而导致存储元件21进入低电阻状态。此外，如图6所示，电流Iw从源线SL经过存储元件21流向位线BL。此后，位线电压VBL返回到电压Vw (见图5的(B)部分)，并且字线电压VWL从电压Vgw变为OV (见图5的(A)部分)。
[0065]图7的(A)、(B)、(C)部分示出了在读取操作中进行的示例性处理(读取处理PCr)。具体地，(A)、(B)、(C)部分分别示出了字线电压VWL的波形、位线电压VBL的波形和源线电压VSL的波形。图8示出了在读取处理PCr中存储器单元20的状态。在读取处理PCr期间，评估电路中的开关99保持处于断开状态。
[0066]在读取处理PCr中，首先，位线电压VBL和源线电压VSL两者都被设定为电压Vr(例如，0.3V)(见图7的(B)和(C)部分)。随后，字线电压VWL从OV变为电压VDD (见图7的(A)部分)。响应于该操作，选择晶体管22被导通。然后，位线电压VBL仅在时段Pr内被设定为OV (见图7的(B)部分中的读取脉冲Wr)。结果，在时段Pr内电压Vr被施加于存储元件21的两端间，从而使得根据存储元件21的状态(低电阻状态或高电阻状态)，如图8所示，电流Ir能够从源线SL经由存储元件21流向位线BL。电流Ir被安培表98检测。基于检测出的电流，存储元件21提供所存储的信息。然后，位线电压VBL返回到电压Vr (见图7的(B)部分)，并且字线电压VWL从电压VDD变为OV (见图7的(A)部分)。
[0067]图9用流程图画出了擦除操作的示例。该擦除操作包括擦除处理PCe、读取处理PCr以及预擦除处理PCpre。在下文中，将详细说明该擦除操作。
[0068]在所述擦除操作中，首先，在步骤SI中进行擦除处理PCe。
[0069]图10的(A)、(B)、(C)部分示出了擦除处理PCe的示例。具体地，(A)、(B)、(C)部分分别示出了字线电压VWL的波形、位线电压VBL的波形以及源线电压VSL的波形。图11示出了在擦除处理PCe中存储器单元20的状态。在擦除处理PCe期间，评估电路中的开关99保持处于导通状态。
[0070]在擦除处理PCe中，首先，位线电压VBL和源线电压VSL都被设定为OV (见图10的(B)和(C)部分)。随后，字线电压VWL从OV变为电压Vge (例如，3.5V)(见图10的(A)部分)。响应于该操作，选择晶体管22被导通。然后，位线电压VBL仅在时段Pe (其时间长度是例如10微秒)内被设定为电压Ve (例如，3V)(见图10的(B)部分中的擦除脉冲We)。具体地，在擦除处理PCe中，向位线BL施加了极性与写入脉冲Ww的极性(见图5)相反的脉冲。结果，在时段Pe内电压Ve被施加于存储元件21的两端间，从而导致存储元件21进入高电阻状态。而且，如图11所示，电流Ie从位线BL经由存储元件21流向源线SL。然后，位线电压VBL返回到OV (见图10的(B)部分)，并且字线电压VWL从电压Vge变为OV (见图10的(A)部分)。
[0071]在步骤S2中，进行读取处理PCr。该读取处理PCr以与图7和图8中所示的读取处理PCr的方式大体上相同的方式进行。
[0072]在步骤S3中，基于在步骤S2的读取处理PCr中测量到的电流Ir来获得电导G，并且将电导G与预设阈值Gth相比较。
[0073]如果获得的电导G等于或大于阈值Gth (步骤S3中的“否”)，那么在步骤S4中进行将在下面说明的预擦除处理PCpre。具体地，当获得的电导G等于或大于阈值Gth时，就判定信息还没有被充分地从存储元件21中擦除，并且擦除操作前进至步骤S4。
[0074]图12的(A)、(B)、(C)部分示出了预擦除处理PCpre的示例。具体地，(A)、(B)、(C)部分分别示出了字线电压VWL的波形、位线电压VBL的波形以及源线电压VSL的波形。图13示出了在预擦除处理PCpre中存储器单元20的状态。在预擦除处理PCpre期间，评估电路中的开关99保持处于导通状态。
[0075]在预擦除处理PCpre中，首先，位线电压VBL和源线电压VSL两者都被设定为电压Vpre (例如，3.5V)(见图12的(B)和(C)部分)。随后，字线电压VWL从OV变为电压Vgpre(例如，2.5V)(见图12的(A)部分)。响应于该操作，选择晶体管22被导通。然后，位线电压VBL仅在时段Ppre (其时间长度是例如I纳秒)内被设定为OV (见图12的(B)部分中的预擦除脉冲Wpre)。具体地,在预擦除处理PCpre中，向位线BL施加了极性与擦除脉冲We的极性(见图10)相反的脉冲。换言之，在预擦除处理PCpre中，向位线BL施加了极性与写入脉冲Ww的极性(见图5)相同的脉冲。结果，在时段Ppre内电压Vpre被施加于存储元件21的两端间，从而如下文中将要说明的那样，将存储元件21的电阻状态设定为处于高电阻状态与低电阻状态之间的中间状态。而且，如图13所示，电流Ipre从源线SL经过存储元件21流向位线BL。此后，位线电压VBL重新回到电压Vgpre (见图12的(B)部分)，并且字线电压VWL从电压Vgpre变为OV (见图12的(A)部分)。
[0076]在进行了预擦除处理PCpre之后，擦除操作返回到步骤SI，并且再次进行擦除处理(步骤SI)和读取处理(步骤S2)。然后，重复步骤SI至S4的处理循环L直到电导G变得低于阈值Gth。
[0077]另一方面，如果获得的电导G低于阈值Gth (步骤S3中“是”)，擦除操作终止该处理流程。因此，当获得的电导G低于阈值Gth时，就判定信息已经被充分地从存储元件21中擦除，并且擦除操作终止。
[0078]图14示出了在擦除操作期间内，存储元件21两端间的电压Λ V(=位线电压VBL -源线电压VSL)的示例性波形。图15示出了在如图14所示的擦除操作的各处理之后存储元件21的电导G的示例。在本示例中，在擦除操作期间内将步骤SI至S4的处理循环L重
复二次。
[0079]首先，如图14所示，进行第一次擦除处理PCe (I)(步骤SI )，并且向存储元件21施加具有正极性的擦除脉冲We。随后，进行第一次读取处理PCr (I)(步骤S2)，并且施加具有负极性的读取脉冲Wr。在本例中，如图15所示,所读出的电导G等于或高于阈值Gth (步骤S3)。于是，进行第一次预擦除处理PCpre (I)(步骤S4)，并且施加具有负极性的预擦除脉冲Wpre。结果，如图15所示，所产生的电导G对应于高电阻状态与低电阻状态之间的中间状态。
[0080]之后，以相同方式进行，第二次擦除处理PCe(2)、第二次读取处理PCr(2)以及第二次预擦除处理PCpre (2)。
[0081]此外，进行第三次擦除处理PCe (3)(步骤SI )，并且进行第三次读取处理PCr (3)(步骤S2)。在本例中，如图15所示，所读出的电导G低于阈值Gth (步骤S3)。因此，步骤SI至S4的处理循环L终止，并且擦除操作也终止。
[0082]如上所述，在擦除操作期间存储单元I首先进行擦除处理PCe。如果电导G在擦除处理PCe之后并不能充分地减小，则存储单元I进行预擦除处理PCpre，并且随后再次进行擦除处理PCe。以这种方式进行验证，从而使得能够充分地减小电导G并且能够充分地从存储元件21擦除信息。
[0083](可重写次数)
[0084]接下来，将说明当交替地进行写入操作和擦除操作时，存储元件21的电导G的变化。
[0085]图16用流程图画出了当交替地进行写入操作和擦除操作时的示例性操作。在本评估中，存储单元I重复地进行一系列的操作，包括:写入操作Cl、读取操作C2、擦除操作C3以及读取操作C4。于是，在读取操作C2期间，存储单元I获得了存储元件21的在写入操作Cl之后的电导G。同样地，在读取操作C4期间，存储单元I获得了存储元件21的在擦除操作C3之后的电导G。应当注意的是，在本评估中，在擦除操作C3期间内处理循环L被重复的次数的上限被设定为20，并且如果重复次数超过20，则不论电导G如何，本评估前进至读取操作C4。[0086]图17示出了图16的操作中的电导G。本示例表明了当包括写入操作Cl至读取操作C4的一系列操作被重复1000次时所获得的电导G的变化。较高的电导G对应于那些在写入操作Cl之后的读取操作C2中获得的电导G，而较低的电导G对应于那些在擦除操作C3之后的读取操作C4中获得的电导G。
[0087]图17揭示了存储单元I在写入操作Cl之后保持高电导G并且在擦除操作C3之后保持低电导G，而与操作次数无关。因此，即使当信息被重写至存储单元I时，存储单元I也充分地确保了高电阻状态与低电阻状态之间的电导G的差别。总之，存储单元I通过降低错误地识别上述两种状态的风险使得存储在存储器单元20中的信息能够被稳定地读出，因此增加了可重写次数。
[0088]如上所述，在擦除操作C3期间内，存储单元I首先在进行一次擦除处理PCe之后获得电导G，然后重复地进行预擦除处理PCpre和擦除处理PCe，直到所获得的电导G充分地减小。以这种方式进行验证就使得可重写次数能够增加，将在与比较例的比较中对此进行说明。
[0089]可重写次数取决于预擦除处理PCpre中使用的预擦除脉冲Wpre的持续时间Ppre和电流Ipre。例如，电流Ipre可以通过调节图12的电压Vgpre或Vpre而被设定。接下来，将会说明可重写次数和预擦除处理PCpre中使用的这些驱动参数之间的关系。
[0090]图18示出了当任意地设定预擦除脉冲Wpre的持续时间Ppre和电流Ipre中的每一者时的可重写次数。这里，可重写次数代表着确保了在高电阻状态与低电阻状态之间肯定具有至少预定程度的电导G的差别的最大可重写次数。在图18中，最大可重写次数以任意单位表示。应当注意的是，在图18中，为了方便起见，其中在高电阻状态与低电阻状态之间肯定具有电导G的充分差别的数据被表示为100次的可重写次数。
[0091]图18揭示了当预擦除脉冲Wpre的持续时间减少时可重写次数增加。更详细地，能够通过减少预擦除脉冲Wpre的持续时间以及增大电流Ipre来增加可重写次数。关于此的原因之一如下。在存储单元I进行擦除处理PCe之后，存储元件21处于高电阻状态并且不允许大电流流过。于是，存储单元I进行预擦除处理PCpre从而略微减小存储元件21的电阻。结果，存储元件21允许稍大一些的电流流过。进一步，存储单元I再次进行擦除处理PCe以使存储元件21处于更高的电阻状态。
[0092]此外，基于与写入处理PCw (在该写入处理PCw期间，施加了极性与预擦除处理PCpre的脉冲的极性相同的脉冲)的驱动参数(脉冲持续时间=1微秒，电流Iw=90 μ Α)的比较，能够使预擦除脉冲Wpre的持续时间Ppre和电流Ipre最优化。具体地,通过将预擦除脉冲Wpre的持续时间设定为短于写入脉冲Ww的持续时间并且将电流Ipre设定为大于写入处理PCw中的电流Iw，能够增加可重写次数。
[0093]接下来，将通过与比较例进行比较来说明本实施例的功能。
[0094](比较例I)
[0095]在比较例I中，在擦除操作期间不进行图9的验证(处理循环L)。换句话说，在擦除操作期间仅简单地进行一次擦除处理PCe。比较例I的其它部分与本实施例的其它部分(见图16等)相同。
[0096]图19示出了由比较例I的存储单元IR进行的示例性操作。在本例中，存储单元IR重复地进行包括写入操作Cl、读取操作C2、擦除操作R3和读取操作C4的一系列操作。存储单元IR在擦除操作R3期间仅进行擦除处理PCe。关于本发明实施例的擦除操作C3而言，存储单元I首先在进行一次擦除处理PCe之后获得电导G，然后重复地进行预擦除处理PCpre和擦除处理PCe —直到电导G充分地减小为止。相比之下，关于比较例I的擦除操作R3而言，存储单元IR仅进行一次擦除处理PCe。
[0097]图20示出了在图19的操作中的电导G。图20揭示出:擦除操作R3后的电导G在上述一系列操作被进行了大约六次之后迅速增大，并且变得与写入操作Cl后的电导G大体相同。因此，难以区别高电阻状态与低电阻状态。
[0098](比较例2)
[0099]在比较例2中，在擦除操作期间省去了图9的预擦除处理PCpre。比较例2的其它部分与本实施例的其它部分(见图16等)相同。
[0100]图21示出了由比较例2的存储单元IS进行的示例性操作。在本例中，存储单元IS重复地进行包括写入操作Cl、读取操作C2、擦除操作S3和读取操作C4的一系列操作。在擦除操作S3期间，存储单元IS首先在进行一次擦除处理PCe之后获得电导G，然后重复该擦除处理PCe —直到所获得的电导G充分地减小为止。关于本发明实施例的擦除操作C3而言，存储单元I重复地进行预擦除处理PCpre和擦除处理PCe —直到电导G充分地减小为止。相比之下，关于比较例2的擦除操作S3而言，存储单元IS仅重复地进行擦除处理PCe一直到电导G充分地减小为止。
[0101]图22示出了在图21的操作中的电导G。在本评估中，将擦除操作S3的处理循环L被重复的次数的上限设定为20，并且当重复次数超过20时，不论电导G任何，上述一系列操作前进至读取操作C4。图22揭示出:每进行一次所述一系列的操作，擦除操作S3后的电导G都逐渐增大，并且高电阻状态与低电阻状态之间电导G的差别逐渐减小。
[0102]在比较例I和比较例2中，如上所述，重复写入操作Cl和擦除操作R3或S3会减小高电阻状态与低电阻状态之间电导G的差别，从而使得难以区别高电阻状态和低电阻状态。这会导致可重写次数的减少。
[0103]相比之下，根据本实施例的存储单元I在擦除操作期间首先在进行一次擦除处理PCe之后获得电导G，然后重复地进行预擦除处理PCpre和擦除处理PCe —直到电导G充分地减小为止。因此，即使当重复写入操作Cl和擦除操作C3时，存储单元I使得在高电阻状态与低电阻状态之间能够充分地保证电导G的差别。这导致可重写次数的增多。
[0104][效果]
[0105]如上所述，在擦除操作期间内，根据本实施例的存储单元I以极性与写入脉冲的极性相同的预擦除脉冲进行预擦除处理，然后进行擦除处理。因此，成功地增加了可重写次数。
[0106]此外，根据本实施例的存储单元I首先在进行一次擦除处理之后获得电导G，然后重复地进行预擦除处理PCpre和擦除处理PCe —直到电导G充分地减小为止。因此，也成功地增加了可重写次数。
[0107]至此，通过以上述实施例为示例已经说明了本发明。然而，本发明并不限于所述实施例，并且可以想到对其进行各种变形。
[0108]例如，可以使用诸如单层结构的过渡金属氧化物型存储元件等另一种电阻变化型存储元件，来代替如上述实施例中那样的设置有离子源层212A和电阻变化层212B的层叠结构式存储兀件21。
[0109]应当注意的是，本发明的实施例也可以包括下列构造。
[0110](I) 一种存储单元，其包括:
[0111]存储元件，所述存储元件被构造用来存储电阻状态，所述电阻状态能够在第一状态与第二状态之间改变；以及
[0112]驱动部，
[0113]当将所述电阻状态设定为所述第一状态时，所述驱动部向所述存储元件施加具有第一极性的第一脉冲，
[0114]当将所述电阻状态设定为所述第二状态时，所述驱动部向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性与所述第二极性彼此不同。
[0115](2)根据(I)所述的存储单元，其中，当在施加了所述第二脉冲之后不能满足预定条件时，所述驱动部暂时地施加所述第三脉冲。
[0116](3)根据(2)所述的存储单元，其中，所述第一状态是低电阻状态，并且所述第二状态是高电阻状态。
[0117](4)根据(3)所述的存储单元，其中，所述预定条件是:所述存储元件的电阻超过预定阈值。
[0118](5)根据(2)至(4)中任一项所述的存储单元，其中，所述驱动部交替地重复所述第三脉冲的施加和所述第二脉冲的施加，直到满足所述预定条件。
[0119](6)根据(2)至(5)中任一项所述的存储单元，其中，所述驱动部施加具有所述第一极性的第四脉冲以获得所述存储元件的电导，并且基于所述电导判定是否满足所述预定条件。
[0120](7)根据(I)至(6)中任一项所述的存储单元，其中，所述第三脉冲的持续时间短于所述第一脉冲的持续时间。
[0121](8 )根据(I)至(7 )中任一项所述的存储单元，其中，
[0122]流过被施加了所述第三脉冲的所述存储元件的电流大于流过被施加了所述第一脉冲的所述存储元件的电流。
[0123]( 9 )根据(I)至(8 )中任一项所述的存储单元，其中，
[0124]所述存储元件包括:第一电极；与所述第一电极相对设置的第二电极；以及设置于所述第一电极与所述第二电极之间的存储层，并且
[0125]所述驱动部施加所述第一脉冲、所述第二脉冲或所述第三脉冲作为所述第一电极与所述第二电极之间的电位差。
[0126](10)根据(9)所述的存储单元，其中，所述存储层包括电阻变化层和离子源层。
[0127](11)根据(10)所述的存储单元，其中，所述离子源层含有一种以上硫族元素和一种以上过渡金属元素。
[0128](12)根据(11)所述的存储单元，其中，当在所述第一电极与所述第二电极之间施加了预定的所述电位差时，通过将所述过渡金属元素离子化，然后将离子化的所述过渡金属元素从所述离子源层移动至所述电阻变化层，并且形成导电通道，由此所述存储元件变为所述低电阻状态。[0129](13)根据(11)或(12)所述的存储单元，其中，
[0130]所述一种以上硫族元素包括硫(S )、硒(Se )或碲(Te )，并且
[0131]所述一种以上过渡金属元素包括钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钥(Mo)或钨(W)。
[0132](14)根据(10)至(13)中任一项所述的存储单元，其中，所述离子源层包含氧。
[0133](15)根据(9)所述的存储单元，其中，所述存储层是由过渡金属氧化物制成的。
[0134](16) 一种驱动方法，其包括如下步骤:
[0135]当将存储元件的能够在第一状态与第二状态之间改变的电阻状态设定为所述第一状态时，向所述存储元件施加具有第一极性的第一脉冲；以及
[0136]当将所述电阻状态设定为所述第二状态时，向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性与所述第二极性彼此不同。
[0137]本发明包含与2012年8月15日向日本专利局提交的日本优先权专利申请JP2012-180285所公开的内容相关的主题，因此将该日本优先权申请的全部内容以引用的方式并入本文。
[0138]本领域技术人员应当理解，根据设计要求和其它因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
【权利要求】
1.一种存储单元，其包括: 存储元件，所述存储元件被构造用来存储电阻状态，所述电阻状态能够在第一状态与第二状态之间改变；以及 驱动部， 当将所述电阻状态设定为所述第一状态时，所述驱动部向所述存储元件施加具有第一极性的第一脉冲， 当将所述电阻状态设定为所述第二状态时，所述驱动部向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性与所述第二极性是彼此不同的。
2.根据权利要求1所述的存储单元，其中，当施加了所述第二脉冲之后不能满足预定条件时，所述驱动部暂时地施加所述第三脉冲。
3.根据权利要求2所述的存储单元，其中，所述第一状态是低电阻状态，并且所述第二状态是高电阻状态。
4.根据权利要求3所述的存储单元，其中，所述预定条件是:所述存储元件的电阻超过预定阈值。
5.根据权利要求2所述的存储单元，其中，所述驱动部交替地重复所述第三脉冲的施加和所述第二脉冲的施加，直到满足所述预定条件。
6.根据权利要求2所述的存储单元，其中，所述驱动部施加具有所述第一极性的第四脉冲以获得所述存储元件的电导，并且基于所述电导判定是否满足所述预定条件。
7.根据权利要求1至6中任一项所述的存储单元，其中，所述第三脉冲的持续时间短于所述第一脉冲的持续时间。
8.根据权利要求1至6中任一项所述的存储单元，其中，流过被施加了所述第三脉冲的所述存储元件的电流大于流过被施加了所述第一脉冲的所述存储元件的电流。
9.根据权利要求1至6中任一项所述的存储单元，其中， 所述存储元件包括:第一电极；与所述第一电极相对设置的第二电极；以及设置于所述第一电极与所述第二电极之间的存储层，并且 所述驱动部施加所述第一脉冲、所述第二脉冲或所述第三脉冲作为所述第一电极与所述第二电极之间的电位差。
10.根据权利要求9所述的存储单元，其中，所述存储层包括电阻变化层和离子源层。
11.根据权利要求10所述的存储单元，其中，所述离子源层含有一种以上硫族元素和一种以上过渡金属兀素。
12.根据权利要求11所述的存储单元，其中，当在所述第一电极与所述第二电极之间施加了预定的所述电位差时，通过将所述过渡金属元素离子化，然后将离子化的所述过渡金属元素从所述离子源层移动至所述电阻变化层，并且形成导电通道，由此所述存储元件变为所述低电阻状态。
13.根据权利要求11所述的存储单元，其中， 所述一种以上硫族元素包括硫、硒或締，并且 所述一种以上过渡金属元素包括钛、锆、铪、钒、铌、钽、铬、钥或钨。
14.根据权利要求10所述的存储单元，其中，所述离子源层包含氧。
15.根据权利要求9所述的存储单元，其中，所述存储层是由过渡金属氧化物制成的。
16.—种驱动方法，其包括: 当将存储元件的能够在第一状态与第二状态之间改变的电阻状态设定为所述第一状态时，向所述存储元件施加具有第一极性的第一脉冲；以及 当将所述电阻状态设定为所述第二状态时，向所述存储元件施加具有第二极性的第二脉冲，然后暂时地施加具有所述第一极性的第三脉冲，并且随后再次施加所述第二脉冲，所述第一极性与所述第二 极性是彼此不同的。
【文档编号】G11C13/00GK103594114SQ201310316491
【公开日】2014年2月19日 申请日期:2013年7月25日 优先权日:2012年8月15日
【发明者】曾根威之 申请人:索尼公司