半导体器件和具有半导体器件的半导体系统的制作方法
【专利摘要】一种半导体器件包括：列命令发生单元，适用于响应于第一控制信号和源命令而从源命令产生被延迟了第一延迟时间的列命令；存储体地址发生单元，适用于响应于第一控制信号和存储体源地址而从存储体源地址产生被延迟了第一延迟时间的存储体地址；预充电命令发生单元，适用于响应于第二控制信号和列命令而从列命令产生被延迟了第二延迟时间的预充电命令；以及预充电存储体地址发生单元，适用于响应于第二控制信号和存储体地址而从存储体地址产生被延迟了第二延迟时间的预充电存储体地址。
【专利说明】半导体器件和具有半导体器件的半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求2013年7月16日提交的申请号为10-2013-0083631的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种半导体器件和具有半导体器件的半导体系统。
【背景技术】
[0004]诸如动态随机存取存储器(DRAM)的半导体器件(在下文中，被称作为“存储器件”)根据控制器的控制来执行用于储存或读取数据的一系列操作。
[0005]图1A是用于解释存储器件储存数据的操作的时序图。
[0006]参见图1A，当从控制器顺序地施加用于第一激活操作ACT0、第一写入操作WT0、以及第一预充电操作PREO的命令CMD时，存储器件响应于相应的命令CMD而在预定的时间顺序地产生用于第一激活操作ACTO的激活命令ACT、用于第一写入操作WTO的写入命令CASP,以及用于第一预充电操作PREO的预充电命令PRE_CMD。类似地，当顺序地施加用于第二激活操作ACTl、第二写入操作WTl、以及第二预充电操作PREl的命令CMD时，存储器件响应于相应的命令CMD而在预定的时间顺序地产生用于第二激活操作ACTl的激活命令ACT、用于第二写入操作WTl的写入命令CASP、以及用于第二预充电操作PREl的预充电命令PRE_CMD。
[0007]此时，存储器件响应于激活命令ACT而激活预定存储体的行(例如，字线)、响应于写入命令CASP而经由预定的列(例如，位线)执行写入操作、以及响应于预充电命令PRE_CMD而执行对预定存储体预充电的操作。
[0008]图1B是用于解释存储器件读取数据的操作的时序图。
[0009]参见图1B，当从控制器顺序地施加用于第一激活操作ACT0、第一读取操作RD0、以及第一预充电操作PREO的命令CMD时，存储器件响应于相应的命令CMD而在预定的时间顺序地产生用于第一激活操作ACTO的激活命令ACT、用于第一读取操作RDO的读取命令CASP,以及用于第一预充电操作PREO的预充电命令PRE_CMD。类似地，当从控制器顺序地施加用于第二激活操作ACTl、第二读取操作RDl、以及第二预充电操作PREl的命令CMD时，存储器件响应于相应的命令CMD而在预定的时间顺序地产生用于第二激活操作ACTl的激活命令ACT、用于第二读取操作RDl的读取命令CASP、以及用于预充电操作PREl的预充电命令 PRE_CMD。
[0010]此时，存储器件响应于激活命令ACT而激活预定存储体的行(例如，字线)、响应于读取命令CASP而经由预定的列(例如，位线)来执行读取操作、以及响应于预充电命令PRE_CMD而执行对预定存储体预充电的操作。
[0011]如上所述操作的存储器件按照从控制器施加的每个命令CMD来执行一个操作，例如激活操作、读取操作或预充电操作。
【发明内容】
[0012]本发明的各种示例性实施例针对一种能够每预定命令顺序地执行多个操作的半导体器件和包括半导体器件的半导体系统。
[0013]根据本发明的一个示例性实施例，一种半导体器件可以包括:列命令发生单元，适用于响应于第一控制信号和源命令而从源命令产生被延迟了第一延迟时间的列命令；存储体地址发生单元，适用于响应于第一控制信号和存储体源地址而从存储体源地址产生被延迟了第一延迟时间的存储体地址；预充电命令发生单元，适用于响应于第二控制信号和列命令而从列命令产生被延迟了第二延迟时间的预充电命令；以及预充电存储体地址发生单元，适用于响应于第二控制信号和存储体地址而从存储体地址产生被延迟了第二延迟时间的预充电存储体地址。
[0014]根据本发明的一个示例性实施例，一种半导体系统可以包括:控制器，适用于产生访问信息；以及半导体器件，适用于基于访问信息、根据预定的安排来执行彼此相关的多个内部操作。
【专利附图】
【附图说明】
[0015]图1A和图1B是用于解释现有的存储器件的操作的时序图。
[0016]图2是说明根据本发明的示例性实施例的半导体系统的框图。
[0017]图3是说明图2中的存储器件的详细框图。
[0018]图4是说明图3中的列命令发生单元的详细框图。
[0019]图5是说明图4中的二输入D触发器的详细框图。
[0020]图6是说明图3中的列地址发生单元的详图。
[0021]图7是说明图3中的存储体地址发生单元的详图。
[0022]图8是说明图3中的预充电命令发生单元的详图。
[0023]图9是说明图3中的预充电存储体地址发生单元的详图。
[0024]图1OA和图1OB是用于解释根据本发明的示例性实施例的半导体系统的操作的时序图。
【具体实施方式】
[0025]下面将参照附图更详细地描述各种示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记直接对应于在本发明的不同附图和实施例中相似编号的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
[0026]在本发明的示例性实施例中，将以诸如DRAM的存储器件为例来描述半导体器件。
[0027]图2是说明根据本发明的示例性实施例的半导体系统的框图。
[0028]参见图2，半导体系统包括控制器100和存储器件200。控制器100用于同时产生命令CMD、存储体地址BK、以及包括行地址和列地址的线性地址ADD作为访问信息。存储器件200用于响应于命令CMD、存储体地址BK以及线性地址ADD而根据预定的安排来执行彼此相关的多个内部操作。
[0029]所述多个内部操作包括:激活操作、列操作以及预充电操作。例如，存储器件200响应于命令CMD、存储体地址BK以及线性地址ADD而执行用于激活选中存储体的行(字线)的激活操作；在第一延迟时间之后经由列(位线)来执行用于写入或读取数据的列操作；以及在第二延迟时间之后执行用于将选中存储体预充电的预充电操作。第一延迟时间包括RAS至CAS延迟时间(tRCD)，第二延迟时间包括读取至预充电时间(tRTP)或者写入恢复时间(tWR)。
[0030]图3是说明图2中的存储器件200的详细框图。图4是说明图3中的列命令发生单元的详细框图。图5是说明图4中的二输入D触发器的详图。图6是说明图3中的列地址发生单元的详细框图。图7是说明图3中的存储体地址发生单元的详细框图。图8是说明图3中的预充电命令发生单元的详细框图。图9是说明图3中的预充电存储体地址发生单元的详细框图。
[0031]参见图3，存储器件200包括:命令输入单元202、地址输入单元204、存储体地址输入单元206、激活命令发生单元208、激活控制单元210、列命令发生单元212、列地址发生单元214、存储体地址发生单元216、列控制单元218、预充电命令发生单元220、预充电存储体地址发生单元222、以及预充电控制单元224。存储器件还可以包括模式寄存器组(MRS)，所述模式寄存器组适用于产生第一控制信号TTRCD〈m:n>和第二控制信号TTWR/TRTP〈m:n>0
[0032]命令输入单元202用于基于命令CMD来产生源命令ICMD。地址输入单元204用于基于线性地址ADD来产生行源地址X_ADD和列源地址Y_ADD。存储体地址输入单元206用于基于存储体地址BK来产生存储体源地址IBK。激活命令发生单元208用于响应于源命令ICMD而产生激活命令ACT。激活控制单元210用于响应于激活命令ACT、存储体源地址IBK以及行源地址X_ADD而控制激活操作。列命令发生单元212用于响应于第一控制信号TTRCD〈m:n>和源命令ICMD而从源命令ICMD产生被延迟了第一延迟时间tRCD的列命令CASP。列地址发生单元214用于响应于第一控制信号TTRCD〈m:n>和列源地址Y_ADD而从列源地aY_ADD产生被延迟了第一延迟时间tRCD的列地址C0L_ADD。存储体地址发生单元216用于响应于第一控制信号TTRCD〈m:n>和存储体源地址IBK而从存储体源地址IBK产生被延迟了第一延迟时间tRCD的内部存储体地址CBK。列控制单元218用于响应于列命令CASP、内部存储体地址CBK以及列地址C0L_ADD而控制列操作。预充电命令发生单元220用于响应于第二控制信号TTWR/TRTP〈m:n>和列命令CASP而从列命令CASP产生被延迟了第二延迟时间tRTP或tWR的预充电命令PRE_CMD。预充电存储体地址发生单元222用于响应于第二控制信号TTWR/TRTP〈m:n>和内部存储体地址CBK而从内部存储体地址CBK产生被延迟了第二延迟时间tRTP或tWR的预充电存储体地址PRE_BK。预充电控制单元224用于响应于预充电命令PRE_CMD和预充电存储体地址PRE_BK而控制预充电操作。第一控制信号TTRCD〈m:n>和第二控制信号TTWR/TRTP〈m:n>包括测试模式信号。命令输入单元202包括命令译码器202_1和命令组合器202_3。命令译码器202_1将命令CMD译码。命令组合器202_3对从命令译码器202_1输出的写入命令WT和读取命令RD执行或(OR)操作，并且产生源命令ICMD。
[0033]地址输入单元204包括将线性地址ADD译码的译码器，存储体地址输入单元206包括将存储体地址BK译码的译码器。
[0034]列命令发生单元212可以包括移位器，所述移位器响应于第一控制信号TTRCD<m:n>和时钟CLK而将源命令ICMD移位第一延迟时间tRCD。例如，参见图4，列命令发生单元212可以包括:第一可变移位部212_1、第一固定移位部212_3以及第一延迟部212_5。第一可变移位部212_1用于响应于第一控制信号TTRCD〈m:n>和时钟CLK而将源命令ICMD移位第一延迟时间tRCD的一部分。第一固定移位部212_3用于响应于时钟CLK而将第一可变移位部212_1的输出信号移位第一延迟时间tRCD的另一部分。第一延迟部212_5将第一固定移位部212_3的输出信号延迟比时钟CLK的周期更小的单位并且产生列命令CASP。
[0035]第一可变移位单元212_1包括多个二输入D触发器，并且每个二输入D触发器用于响应于第一控制信号TTRCD〈m:n>的相应比特而选择源命令ICMD和前一个二输入D触发器的输出信号中的任何一个，并且与时钟CLK同步地将选中的信号输出至下一个二输入D触发器。同时，设置在第一级的二输入D触发器接收接地电压VSS而不是前一个二输入D触发器的输出信号。例如，如图5中所示,每个二输入D触发器包括多路复用器MUX和D触发器D-FF。多路复用器MUX用于响应于与第一控制信号TTRCD〈m:n>的相应比特相对应的选择信号SEL而选择分别与源命令ICMD和前一个二输入D触发器的输出信号相对应的第一输入信号INl和第二输入信号IN2中的任何一个。D触发器用于响应于时钟CLK而将多路复用器MUX的输出信号移位时钟CLK的一个周期(UCK)。
[0036]再次参见图4，第一固定移位部212_3包括多个D触发器，并且每个D触发器用于响应于时钟CLK而将前一个D触发器的输出信号移位。然而，设置在第一级的D触发器接收第一可变移位部212_1的输出信号而不是前一个D触发器的输出信号。
[0037]尽管未详细地说明，但是第一延迟部212_5可以包括典型的延迟线。供作参考，第一可变移位部212_1和第一固定移位部212_3仅可利用时钟CLK的周期tCK的倍数来控制延迟时间。因而，由于第一延迟部212_5基于比时钟CLK的周期tCK更小的单位来控制延迟时间，所以可以更精确地控制延迟时间。
[0038]参见图6，列地址发生单元214可以包括移位器，所述移位器响应于第一控制信号TTRCD<m:n>和时钟CLK而将列源地址Y_ADD移位第一延迟时间tRCD。例如，列地址发生单元214可以包括第二可变移位部214_1和第二固定移位部214_3。第二可变移位部214_1用于响应于第一控制信号TTRCD〈m:n>和时钟CLK而将列源地址Y_ADD移位第一延迟时间tRCD的一部分。第二固定移位部214_3用于响应于时钟CLK而将第二可变移位部214_1的输出信号移位第一延迟时间tRCD的另一部分。
[0039]第二可变移位部214_1包括多个二输入D触发器，每个二输入D触发器用于响应于第一控制信号TTRCD〈m:n>的相应比特而选择列源地址Y_ADD和前一个二输入D触发器的输出信号中的任何一个，并且与时钟CLK同步地将选中的信号输出至下一个二输入D触发器。然而，设置在第一级的二输入D触发器接收接地电压VSS而不是前一个二输入D触发器的输出信号。由于每个二输入D触发器具有与如上所述相同的配置，所以这里不再赘述(参见图5)。
[0040]第二固定移位部214_3包括多个D触发器，并且每个触发器用于响应于时钟CLK而将前一个D触发器的输出信号移位。然而，设置在第一级的D触发器接收第二可变移位部214_1的输出信号而不是前一个D触发器的输出信号。
[0041]参见图7，存储体地址发生单元216可以包括移位器，所述移位器响应于第一控制信号TTRCD〈m:n>和时钟CLK而将存储体源地址IBK移位第一延迟时间tRCD。例如，存储体地址发生单元216可以包括第三可变移位部216_1和第三固定移位部216_3。第三可变移位部216_1用于响应于第一控制信号TTRCD〈m:n>和时钟CLK而将存储体源地址IBK移位第一延迟时间tRCD的一部分。第三固定移位部216_3用于响应于时钟CLK而将第三可变移位部216_1的输出信号移位第一延迟时间tRCD的另一部分。
[0042]第三可变移位部216_1包括多个二输入D触发器，并且每个二输入D触发器用于响应于第一控制信号TTRCD〈m:n>的相应比特而选择存储体源地址IBK和前一个二输入D触发器的输出信号中的任何一个，并且与时钟CLK同步地将选中的信号输出至下一个二输入D触发器。然而，设置在第一级的二输入D触发器接收接地电压VSS而不是前一个二输入D触发器的输出信号。由于每个二输入D触发器具有与如上所述相同的配置，所以这里不再赘述(参见图5)。
[0043]第三固定移位部216_3包括多个D触发器，并且每个D触发器用于响应于时钟CLK而将前一个D触发器的输出信号移位。然而，设置在第一级的D触发器接收第三可变移位部216_1的输出信号而不是前一个D触发器的输出信号。
[0044]参见图8，预充电命令发生单元220可以包括移位器，所述移位器响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而将列命令CASP移位第二延迟时间tRTP或者tWR。例如，预充电命令发生单元220可以包括第四可变移位部220_1、第四固定移位部220_3以及第二延迟部220_5。第四可变移位部220_1用于响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而将列命令CASP移位第二延迟时间tRTP或者tWR的一部分。第四固定移位部220_3用于响应于时钟CLK而将第四可变移位部220_1的输出信号移位第二延迟时间tRTP或者tWR的另一部分。第二延迟部220_5将第四固定移位部220_3的输出信号延迟比时钟CLK的周期更小的单位并且产生预充电命令PRE_CMD。
[0045]第四可变移位部220_1包括多个二输入D触发器，并且每个二输入D触发器用于响应于第二控制信号TTWR/TRTP〈m:n>的相应比特来选择列命令CASP和前一个二输入D触发器的输出信号中的任何一个，并且与时钟信号CLK同步地将选中的信号输出至下一个二输入D触发器。然而，设置在第一级的二输入D触发器接收接地电压VSS而不是前一个二输入D触发器的输出信号。由于每个二输入D触发器具有与如上所述相同的配置，所以这里不再赘述(参见图5)。
[0046]第四固定移位部220_3包括多个D触发器，并且每个D触发器用于响应于时钟CLK而将前一个D触发器的输出信号移位。然而，设置在第一级的D触发器接收第四可变移位部220_1的输出信号而不是前一个D触发器的输出信号。
[0047]尽管未详细地说明，但是第二延迟部220_5可以包括典型的延迟线。供作参考，第四可变移位部220_1和第四固定移位部220_3仅可利用时钟CLK的周期tCK的倍数来控制延迟时间。因而，由于第二延迟部220_5利用比时钟CLK的周期tCK更小的单位来控制延迟时间，所以可以更精确地控制延迟时间。
[0048]参见图9，预充电存储体地址发生单元222可以包括移位器，所述移位器响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而将内部存储体地址CBK移位第二延迟时间tRTP或者tWR。例如，预充电存储体地址发生单元222可以包括第五可变移位部222_1和第五固定移位部222_3。第五可变移位部222_1用于响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而将内部存储体地址CBK移位第二延迟时间tRTP或者tWR的一部分。第五固定移位部222_3用于响应于时钟CLK而将第五可变移位部222_1的输出信号移位第二延迟时间tRTP或者tWR的另一部分。
[0049]第五可变移位部222_1包括多个二输入D触发器，并且每个二输入D触发器用于响应于第二控制信号TTWR/TRTP〈m:n>的相应比特而选择内部存储体地址CBK和前一个二输入D触发器的输出信号中的任何一个,并且与时钟CLK同步地将选中的信号输出至下一个二输入D触发器。然而，设置在第一级的二输入D触发器接收接地电压VSS而不是前一个二输入D触发器的输出信号。由于每个二输入D触发器具有与如上所述相同的配置，所以这里不再赘述(参见图5)。
[0050]第五固定移位部222_3包括多个D触发器，并且每个D触发器用于响应于时钟CLK而将前一个D触发器的输出信号移位。然而，设置在第一级的D触发器接收第五可变移位部222_1的输出信号而不是前一个D触发器的输出信号。
[0051]在下文中，将参照图1OA和图1OB来描述根据本发明的示例性实施例的半导体系统的操作。
[0052]图1OA是用于解释根据本发明的示例性实施例的半导体系统的写入操作的时序图。图1OB是用于解释根据本发明的示例性实施例的半导体系统的读取操作的时序图。
[0053]参见图10A，控制器100将与写入操作相关的命令CMD作为访问信息施加至存储器件200。此时，尽管未详细地说明，但是控制器100同时将写入操作所需的存储体地址BK和线性地址ADD作为访问信息施加至存储器件200。线性地址ADD包括行地址和列地址。
[0054]存储器件200响应于命令CMD、存储体地址BK以及线性地址ADD而执行用于激活预定存储体的激活操作、在第一延迟时间tRCD之后执行用于将数据写入激活的存储体的列操作、以及在第二延迟时间tWR之后执行用于对激活的存储体预充电的预充电操作。以下将详细地描述。
[0055]命令输入单元202响应于命令CMD而产生源命令ICMD，地址输入单元204响应于线性地址ADD而产生行源地址X_ADD和列源地址Y_ADD，存储体地址输入单元206响应于存储体地址BK而产生存储体源地址IBK。
[0056]当激活命令发生单元208响应于源命令ICMD而产生激活命令ACT时，激活控制单元210响应于激活命令ACT、行源地址X_ADD以及存储体源地址IBK而控制激活操作。
[0057]此外，当列命令发生单元212响应于第一控制信号TTRCD〈m:n>和时钟CLK而通过将源命令ICMD移位第一延迟时间tRCD来产生列命令CASP、列地址发生单元214响应于第一控制信号TTRCD〈m:n>和时钟CLK而通过将列源地址Y_ADD移位第一延迟时间tRCD来产生列地址C0L_ADD、以及存储体地址发生单元216响应于第一控制信号TTRCD〈m:n>和时钟CLK而通过将存储体源地址IBK移位第一延迟时间tRCD来产生内部存储体地址CBK时，列控制单元218响应于列命令CASP、列地址C0L_ADD以及内部存储体地址CBK而控制列操作。因而，可以看出列操作是在激活操作执行之后的第一延迟时间tRCD执行的。
[0058]此外，当预充电命令发生电源220响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而通过将列命令CASP移位第二延迟时间tWR来产生预充电命令PRE_CMD、以及预充电存储体地址发生单元222响应于第二控制信号TTWR/TRTP〈m:n>和时钟而通过将内部存储体地址CBK移位第二延迟时间tWR来产生预充电存储体地址PRE_BK时，预充电控制单元224响应于预充电命令PRE_CMD和预充电存储体地址PRE_BK而控制预充电操作。因而，可以看出预充电操作是在列操作执行之后的第二延迟时间tWR执行的。
[0059]参见图10B，控制器100将与读取操作相关的命令CMD作为访问信息施加至存储器件200。此时，尽管未详细地说明，但是控制器100同时将读取操作所需的存储体地址BK和线性地址ADD施加至存储器件200。线性地址ADD包括行地址和列地址。
[0060]存储器件200响应于命令CMD、存储体地址BK以及线性地址ADD而执行用于激活预定存储体的激活操作、在第一延迟时间tRCD之后执行用于从激活的存储体读取数据的列操作，以及在第二延迟时间tRTP之后执行用于对激活的存储体预充电的预充电操作。以下将详细地描述。
[0061]命令输入单元202响应于命令CMD而产生源命令ICMD，地址输入单元204响应于线性地址ADD而产生行源地址X_ADD和列源地址Y_ADD，存储体地址输入单元206响应于存储体地址BK而产生存储体源地址IBK。
[0062]当激活命令发生单元208响应于源命令ICMD而产生激活命令ACT时，激活控制单元210响应于激活命令ACT、行源地址X_ADD以及存储体源地址IBK而控制激活操作。
[0063]此外，当列命令发生单元212响应于第一控制信号TTRCD〈m:n>和时钟CLK而通过将源命令ICMD移位第一延迟时间tRCD来产生列命令CASP、列地址发生单元214响应于第一控制信号TTRCD〈m:n>和时钟CLK而通过将列源地址Y_ADD移位第一延迟时间tRCD来产生列地址C0L_ADD、以及存储体地址发生单元216响应于第一控制信号TTRCD〈m:n>和时钟CLK而通过将存储体源地址IBK移位第一延迟时间tRCD来产生内部存储体地址CBK时，列控制单元218响应于列命令CASP、列地址C0L_ADD以及内部存储体地址CBK而控制列操作。因而，可以看出列操作是在激活操作执行之后的第一延迟时间tRCD执行的。
[0064]此外，当预充电命令发生单元220响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而通过将列命令CASP移位第二延迟时间tRTP来产生预充电命令PRE_CMD、以及预充电存储体地址发生单元222响应于第二控制信号TTWR/TRTP〈m:n>和时钟CLK而通过将内部存储体地址CBK移位第二延迟时间tRTP来产生预充电存储体地址PRE_BK时，预充电控制单元224响应于预充电命令PRE_CMD和预充电存储体地址PRE_BK而控制预充电操作。因而，可以看出预充电操作是在列操作执行之后的第二延迟时间tRTP执行的。
[0065]根据本发明的示例性实施例，可以基于包括一个预定命令的访问信息来执行多个操作，并且可以控制各个内部操作之间的定时。
[0066]尽管已经出于说明性的目的描述了各种实施例，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0067]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0068]1.一种半导体器件，包括:
[0069]列命令发生单元，适用于响应于第一控制信号和源命令而从所述源命令产生被延迟了第一延迟时间的列命令；
[0070]存储体地址发生单元，适用于响应于所述第一控制信号和存储体源地址而从所述存储体源地址产生被延迟了所述第一延迟时间的存储体地址；
[0071]预充电命令发生单元，适用于响应于第二控制信号和所述列命令而从所述列命令产生被延迟了第二延迟时间的预充电命令；以及
[0072]预充电存储体地址发生单元，适用于响应于所述第二控制信号和所述存储体地址而从所述存储体地址产生被延迟了所述第二延迟时间的预充电存储体地址。
[0073]2.如技术方案I所述的半导体器件，其中，所述第一延迟时间包括RAS至CAS延迟时间tRCD，所述第二延迟时间包括读取至预充电时间tRTP或者写入恢复时间tWR。
[0074]3.如技术方案I所述的半导体器件，其中，所述列命令发生单元包括:
[0075]第一可变移位部，适用于响应于所述第一控制信号和时钟而将所述源命令移位所述第一延迟时间的一部分；以及
[0076]第一固定移位部，适用于响应于所述时钟而将所述第一可变移位部的输出信号移位所述第一延迟时间的其余部分。
[0077]4.如技术方案3所述的半导体器件，其中，所述列命令发生单元还包括:
[0078]第一延迟部，适用于通过将所述第一固定移位部的输出信号移位比所述时钟的周期更小的单位来产生所述列命令。
[0079]5.如技术方案I所述的半导体器件，其中，所述存储体地址发生单元包括:
[0080]第二可变移位部，适用于响应于所述第一控制信号和时钟而将所述存储体源地址移位所述第一延迟时间的一部分；以及
[0081]第二固定移位部，适用于响应于所述时钟而将所述第二可变移位部的输出信号移位所述第一延迟时间的其余部分。
[0082]6.如技术方案I所述的半导体器件，其中，所述预充电命令发生单元包括:
[0083]第三可变移位部，适用于响应于所述第二控制信号和时钟而将所述列命令移位所述第二延迟时间的一部分；以及
[0084]第三固定移位部，适用于响应于所述时钟而将所述第三可变移位部的输出信号移位所述第二延迟时间的其余部分。
[0085]7.如技术方案6所述的半导体器件，其中，所述预充电命令发生单元还包括:
[0086]第二延迟部，适用于通过将所述第三固定移位部的输出信号移位比所述时钟的周期更小的单位来产生所述预充电命令。
[0087]8.如技术方案I所述的半导体器件，其中，所述预充电存储体地址发生单元包括:
[0088]第四可变移位部，适用于响应于所述第二控制信号和时钟而将所述存储体地址移位所述第二延迟时间的一部分；以及
[0089]第四固定移位部，适用于响应于所述时钟而将所述第四可变移位部的输出信号移位所述第二延迟时间的其余部分。
[0090]9.如技术方案I所述的半导体器件，其中，所述第一控制信号和所述第二控制信号包括测试模式信号。
[0091]10.如技术方案I所述的半导体器件，还包括:
[0092]模式寄存器组，所述模式寄存器组适用于产生所述第一控制信号和所述第二控制信号。
[0093]11.如技术方案I所述的半导体器件，还包括:
[0094]命令输入单元，适用于基于外部命令来产生所述源命令；
[0095]激活命令发生单元，适用于响应于所述源命令而产生激活命令；
[0096]地址输入单元，适用于基于外部地址来产生行源地址和列源地址；
[0097]存储体地址输入单元，适用于基于外部存储体地址来产生所述存储体源地址；
[0098]列地址发生单元，适用于响应于所述第一控制信号和所述列源地址而从所述列源地址产生被延迟了所述第一延迟时间的列地址；
[0099]激活控制单元，适用于响应于所述激活命令、所述存储体源地址以及所述行源地址而控制激活操作；
[0100]列控制单元，适用于响应于所述列命令、所述存储体地址以及所述列地址而控制列操作；以及
[0101 ] 预充电控制单元，适用于响应于所述预充电命令和所述预充电存储体地址而控制预充电操作。
[0102]12.如技术方案11所述的半导体器件，其中，所述列地址发生单元包括:
[0103]第五可变移位部，适用于响应于所述第一控制信号和时钟而将所述列源地址移位所述第一延迟时间的一部分；以及
[0104]第五固定移位部，适用于响应于所述时钟而将所述第五可变移位部的输出信号移位所述第一延迟时间的其余部分。
[0105]13.如技术方案11所述的半导体器件，其中，所述命令输入单元包括:
[0106]命令译码器，适用于将所述外部命令译码；以及
[0107]命令组合器，适用于根据从所述命令译码器输出的写入命令和读取命令中的至少任何一个来产生所述源命令。
[0108]14.如技术方案11所述的半导体器件，其中，所述地址输入单元和所述存储体地址输入单元包括译码器。
[0109]15.—种半导体系统，包括:
[0110]控制器，所述控制器适用于产生访问信息；以及
[0111]半导体器件，所述半导体器件适用于基于所述访问信息、根据预定的安排来执行彼此相关的多个内部操作。
[0112]16.如技术方案15所述的半导体系统，其中，所述访问信息包括命令和地址。
[0113]17.如技术方案16所述的半导体系统，其中，所述命令包括写入命令或读取命令。
[0114]18.如技术方案16所述的半导体系统，其中，所述地址包括:存储体地址、行地址以及列地址。
[0115]19.如技术方案15所述的半导体系统，其中，所述多个内部操作包括:用于激活预定存储体的激活操作、用于读取或写入数据的列操作、以及用于将所述预定存储体预充电的预充电操作，以及
[0116]当输入所述访问信息时，所述半导体器件执行所述激活操作、在第一延迟时间之后执行所述列操作、以及在第二延迟时间之后执行所述预充电操作。
[0117]20.如技术方案19所述的半导体系统，其中，所述第一延迟时间包括RAS至CAS延迟时间tRCD，所述第二延迟时间包括读取至预充电时间tRTP或者写入恢复时间tWR。
【权利要求】
1.一种半导体器件,包括: 列命令发生单元，适用于响应于第一控制信号和源命令而从所述源命令产生被延迟了第一延迟时间的列命令； 存储体地址发生单元，适用于响应于所述第一控制信号和存储体源地址而从所述存储体源地址产生被延迟了所述第一延迟时间的存储体地址； 预充电命令发生单元，适用于响应于第二控制信号和所述列命令而从所述列命令产生被延迟了第二延迟时间的预充电命令；以及 预充电存储体地址发生单元，适用于响应于所述第二控制信号和所述存储体地址而从所述存储体地址产生被延迟了所述第二延迟时间的预充电存储体地址。
2.如权利要求1所述的半导体器件，其中，所述第一延迟时间包括RAS至CAS延迟时间tRCD，所述第二延迟时间包括读取至预充电时间tRTP或者写入恢复时间tWR。
3.如权利要求1所述的半导体器件，其中，所述列命令发生单元包括: 第一可变移位部，适用于响应于所述第一控制信号和时钟而将所述源命令移位所述第一延迟时间的一部分；以及 第一固定移位部，适用于响应于所述时钟而将所述第一可变移位部的输出信号移位所述第一延迟时间的其余部分。
4.如权利要求3所述的半导体器件，其中，所述列命令发生单元还包括: 第一延迟部，适用于通过将所述第一固定移位部的输出信号移位比所述时钟的周期更小的单位来产生所述列命令。
5.如权利要求1所述的半导体器件，其中，所述存储体地址发生单元包括: 第二可变移位部，适用于响应于所述第一控制信号和时钟而将所述存储体源地址移位所述第一延迟时间的一部分；以及 第二固定移位部，适用于响应于所述时钟而将所述第二可变移位部的输出信号移位所述第一延迟时间的其余部分。
6.如权利要求1所述的半导体器件，其中，所述预充电命令发生单元包括: 第三可变移位部，适用于响应于所述第二控制信号和时钟而将所述列命令移位所述第二延迟时间的一部分；以及 第三固定移位部，适用于响应于所述时钟而将所述第三可变移位部的输出信号移位所述第二延迟时间的其余部分。
7.如权利要求6所述的半导体器件，其中，所述预充电命令发生单元还包括: 第二延迟部，适用于通过将所述第三固定移位部的输出信号移位比所述时钟的周期更小的单位来产生所述预充电命令。
8.如权利要求1所述的半导体器件，其中，所述预充电存储体地址发生单元包括: 第四可变移位部，适用于响应于所述第二控制信号和时钟而将所述存储体地址移位所述第二延迟时间的一部分；以及 第四固定移位部，适用于响应于所述时钟而将所述第四可变移位部的输出信号移位所述第二延迟时间的其余部分。
9.如权利要求1所述的半导体器件，其中，所述第一控制信号和所述第二控制信号包括测试模式信号。
10.如权利要求1所述的半导体器件，还包括: 模式寄存器组，所述模式寄存器组适用于产生所述第一控制信号和所述第二控制信号。
【文档编号】G11C11/4063GK104299642SQ201410008845
【公开日】2015年1月21日 申请日期:2014年1月8日 优先权日:2013年7月16日
【发明者】丘泳峻 申请人:爱思开海力士有限公司