一种电平移位电路的制作方法
【专利摘要】本发明涉及一种电平移位电路。所述电平移位电路包括：电流提供单元，适于提供控制电流；电平移位单元，包括适于输入第一电平信号的信号输入节点和适于输出第二电平信号的信号输出节点；所述电平移位单元与所述电流提供单元连接，适于输入所述控制电流，以控制所述输出节点的电平转换速率。本发明能够控制电平移位电路在不同高电平下的电平转换速率。
【专利说明】一种电平移位电路
【技术领域】
[0001]本发明涉及半导体电路，特别涉及一种电平移位电路。
【背景技术】
[0002]在信息时代，信息存储是信息技术中最重要的技术内容之一。DRAM、EEPR0M、快闪存储器等存储器得到越来越广泛的应用。
[0003]为了实现信息的读取和编程等操作，存储器需要在不同的电平之间转换以获得所需的操作电压:比如，在90nm高速Flash存储器中，在不同的操作模式里，列译码器(也称即Y译码器)需要对目标存储单元提供不同的位线电压，比如，在读取操作中，列译码器需要对被选中的位线加载3V的读取电压，而在编程操作中，列译码器需要对被选中的位线加载5V以上的编程电压以选中位线，此时，位线电压一般为8V。列译码器是通过电平移位电路获取所需的操作电压的。
[0004]如图1所示的一种电平移位电路，包括:反相器INV、PMOS管Pl及P2、NMOS管NI及N2 ;其中，
[0005]输入信号Data输入NMOS管NI的栅极和反相器INV的输入端,反相器INV的输出和NMOS管N2的栅极连接；
[0006]NMOS管NI的源极接地GND，漏极连接PMOS管Pl的漏极和PMOS管P2的栅极，PMOS管Pl的源极接电源电压VDD;
[0007]NMOS管N2的源极接地GND，漏极连接PMOS管P2的漏极和PMOS管Pl的栅极，PMOS管P2的源极连接电源电压VDD。
[0008]继续参考图1，输入信号Data为高电平状态时，节点Vll为低电平，节点V12为高电平，NMOS管NI导通，NMOS管N2截止，PMOS管P2导通，PMOS管Pl截止，当输入信号Data从高电平转为低电平时，NMOS管NI截止，NMOS管N2导通，此时，由于，节点Vll仍保持为低电平、节点V12仍保持高电平，NMOS管N2和PMOS管P2处于正在导通的状态并流过贯穿电流，使节点V12下降至低电平；当节点12为低电平时，PMOS管Pl导通，并产生贯穿电流，使节点Vll上升至高电平。在上述过程中，为了使节点V12下降至低电平，需要加大NMOS管N2的晶体管尺寸；为了使节点Vll上升至高电平，需要加大PMOS管Pl的晶体管尺寸。
[0009]对于输入信号Data从低电平转为高电平时，情况也是类似的，为了使节点Vll下降至低电平，需要加大NMOS管NI的晶体管尺寸；为了使节点V12上升至高电平，需要加大PMOS管P2的晶体管尺寸。
[0010]然而，对应于存储器所需的不同操作电压，电平移位电路的高电平是不同的。对于电平移位后输出的高电平电压，在存储器的某些操作模式下，比如，编程操作时，若转换速率过快，可能会对存储器的其他器件，比如列译码器或其他存储单元，造成高电压的瞬间冲击，会存储器器件造成损害。现有技术的电平移位电路的电平转换速率受晶体管特性决定，对于如图1所示的电平移位电路来说，依据晶体管尺寸所获得的贯穿电流，能够使电平移位电路在电平之间快速转换，但却无法进一步控制电平移位电路的电平转换速率。
【发明内容】
[0011]本发明技术方案所解决的技术问题为:如何控制电平移位电路的电平转换速率。
[0012]为了解决上述技术问题，本发明技术方案提供了一种电平移位电路，包括；
[0013]电流提供单元，适于提供控制电流；
[0014]电平移位单元，包括适于输入第一电平信号的信号输入节点和适于输出第二电平信号的信号输出节点；所述电平移位单元与所述电流提供单元连接，适于输入所述控制电流，以控制所述输出节点的电平转换速率。
[0015]可选的，所述电平移位单元还包括适于连接第一电源的第一电源节点和适于连接第二电源的第二电源节点；所述第二电平信号的电平值在第一电源的电平值和第二电源的电平值之间转换。
[0016]可选的，所述第一电源适于提供第一电平和第二电平；
[0017]所述电流提供单元适于在所述第一电源提供所述第一电平时提供所述控制电流，在所述第一电源提供第二电平时停止提供所述控制电流。
[0018]可选的，所述电流提供单元为第一电流提供单元或第二电流提供单元，或者，所述电流提供单元包括第一电流提供单元和第二电流提供单元；
[0019]所述第一电流提供单元适于向所述第一电源节点提供第一控制电流，所述第二电流提供单元适于向所述第二电源节点提供第二控制电流。
[0020]可选的，所述第一电流提供单元包括由输入PMOS管和镜像PMOS管构成的PMOS电流镜，所述镜像PMOS管的源极连接所述第一电源，所述镜像PMOS管的漏极连接所述第一电源节点；
[0021]所述第二电流提供单元包括由输入NMOS管和镜像NMOS管构成的NMOS电流镜，所述镜像NMOS管的源极连接所述第二电源，所述镜像NMOS管的漏极连接所述第二电源节点。
[0022]可选的，所述第一电流提供单元还包括控制NMOS管，其漏极与所述镜像PMOS管的栅极连接，栅极输入第一控制信号，源极输入适于使所述镜像PMOS管导通的电平；
[0023]所述第二电流提供单元还包括控制PMOS管，其漏极与所述镜像NMOS管的栅极连接，栅极输入第二控制信号，源极输入适于使所述镜像NMOS管导通的电平。
[0024]可选的，所述第一电源提供第一电平和第二电平；
[0025]所述第一控制信号适于在所述第一电源提供第一电平时控制所述控制NMOS管截止，在所述第一电源提供第二电平时控制所述控制NMOS管导通；
[0026]所述第二控制信号适于在所述第一电源提供第一电平时控制所述控制PMOS管截止，在所述第一电源提供第二电平时控制所述控制PMOS管导通。
[0027]可选的，所述电流提供单元包括第一电流提供单元和第二电流提供单元，还包括:电流源单元，连接在所述输入PMOS管和输入NMOS管之间。
[0028]可选的，所述第一电源提供第一电平和第二电平；所述电流提供单元还包括:控制管，连接在所述电流源单元和所述输入PMOS管之间，或者，连接在所述电流源单元和所述输入NMOS管之间；
[0029]所述控制管的栅极输入第三控制信号，所述第三控制信号适于在所述第一电源提供第一电平时控制所述控制管导通，在所述第一电源提供第二电平时控制所述控制管截止。
[0030]可选的，所述信号输出节点包括第一输出节点和第二输出节点，所述电平移位单元还包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管和反相器；
[0031]所述第一 PMOS管的漏极、第一 NMOS管的漏极和所述第二 PMOS管的栅极连接所述第一输出节点；
[0032]所述第二 PMOS管的漏极、第二 NMOS管的漏极和所述第一 PMOS管的栅极连接所述第二输出节点；
[0033]所述信号输入节点通过所述反相器连接所述第一 NMOS管的栅极，所述信号输入节点连接所述第二 NMOS管的栅极；
[0034]所述第一 PMOS管的源极和所述第二 PMOS管的源极连接所述第一电源节点；
[0035]所述第一 NMOS管的源极和所述第二 NMOS管的源极连接所述第二电源节点。
[0036]本发明技术方案的有益效果至少包括:
[0037]通过为电平移位单元提供控制电流，使电平移位单元的输出节点减缓电平转换的速率，特别是针对高电平的电平转换，能够避免对存储器其他器件的电压冲击，防止器件发生损害。
[0038]在可选方案中，控制电流包括第一控制电流和第二控制电流，且可择一提供也可全部提供，其中，第一控制电流能够减缓低电平至高电平的转换速率，第二控制电流能够减缓高电平至低电平的转换速率；
[0039]在可选方案中，控制电流的提供与电平转换的高电平幅值有关，若高电平幅值较低(第一电平)，考虑第一电平可能是读取电压或其他不会对器件造成电压冲击或需要提高电平转换速率的电压时，则可停止控制电流的提供，若高电平幅值较高(第二电平)，考虑防止第二电平的快速转换所带来的电压对存储器器件带来的电压冲击，则恢复控制电流的提供，以减缓电平的转换速率；如此可以节省功耗，实现电流利用效率最大化。
【专利附图】
【附图说明】
[0040]图1为现有技术的一种电平移位电路的结构示意图；
[0041]图2为实施例1的电平移位电路的结构示意图；
[0042]图3为实施例2的电平移位电路的结构示意图。
【具体实施方式】
[0043]为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细说明。
[0044]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其他方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0045]正如【背景技术】部分所述，现有技术的电平移位器的电平转换效率实际和晶体管尺寸有旲大的关联:
[0046]参考图1，当输入信号Data从高电平转为低电平时，NMOS管N2和PMOS管P2流过的贯穿电流(以下称为第一贯穿电流)使节点V12下降至低电平；而PMOS管Pl产生贯穿电流(以下称为第二贯穿电流)使节点Vll上升至高电平。实际上，节点V12的电平下降速率和节点Vll的电平上升速率，是分别与第一贯穿电流和第二贯穿电流的大小相关的。现有技术是通过加大NMOS管N2的晶体管尺寸来加大第一贯穿电流的，通过加大PMOS管Pl的晶体管尺寸来加大第二贯穿电流的。但首先，增大晶体管尺寸是受限的一种手段，晶体管尺寸会影响存储器的电路面积，在半导体【技术领域】中，对晶体管尺寸总是控制在一定范围内的；其次，电平转换的幅值是变化，从电平转换的速率来说，对于特定情况下的电平幅值，该电平的转换速率是有需要快速的、也有需要缓慢转换的，基于存储器里操作电压的多样性及电平转换速率需求的不同，现有技术电平移位器只能折中设置晶体管尺寸或固定晶体管尺寸:
[0047]比如，对于90nm高速Flash存储器，在其读取操作中能够满足OV至3V的电压转换，以输出读取电压，设如图1所示的电平移位电路的电平转换速率能够满足读取操作所要求的读取速率；
[0048]但在其编程操作中图1的电平移位电路需要满足OV至8V的电压转换，此时，上述电压转换速率很快，由于8V的高压会对列译码器和存储单元等其他存储器带来瞬间的电压冲击，会希望此时电平转换的速率慢一些，但现有技术的电平移位电路无法在上述情况下，对电平移位电路的电平转换速率进行控制。
[0049]分析到:对于现有技术的电平转换电路来说，其晶体管尺寸是确定的，其第一贯穿电流和第二贯穿电流的大小也是确定的，电平转换的速率主要基于晶体管内形成的第一贯穿电流和第二贯穿电流；因此，可以考虑通过控制晶体管内流过的电流大小对电平转换速率进行控制时。
[0050]基于上述思路，本发明技术方案提供了一种电平转换电路，以下结合附图和实施例进行详细说明。
[0051]实施例1
[0052]针对上述问题，本实施例提供了如图2所示的一种电平转换电路，包括:
[0053]电流提供单元100，适于提供控制电流；
[0054]电平移位单兀200,包括适于输入第一电平信号data的信号输入节点和适于输出第二电平信号(voutl、vout2)的信号输出节点(outl、out2);所述电平移位单元与所述电流提供单元连接，适于输入所述控制电流。
[0055]本实施例中，第一电平信号data为电平移位单元200的输入信号，电平移位单元200根据所述第一电平信号data使信号输出节点(outl、out2)的第二电平信号(voutl、vout2)在低电平和高电平之间转换。所述高电平可以是由外部或电平移位电路内部的第一电源提供的，所述低电平可以是由外部或电平移位电路内部的第二电源提供的；所述第二电源可以提供接地电平(一般为0V)。
[0056]当所述第一电平信号data使输出节点outl从高电平向低电平转换、输出节点out2从低电平向高电平转换时，电流提供单元100可以提供一路控制电流(第二控制电流12)至输出节点outl,使所述输出节点outl上的电平缓慢下降，电流提供单元100也可以提供另一路控制电流(第一控制电流II)至输出节点out2,使所述输出节点out2上的电平缓慢上升；本实施例不需要通过电平移位单元200内的晶体管提供的贯穿电流，而是通过上述控制电流使输出节点(outl、out2)的电平得到转换，从而通过控制所述控制电流的大小，控制电路电平转换的速率。
[0057]进一步的，第二控制电流12可以考虑加载在对应输出节点outl —侧的NMOS晶体管上，第一控制电流Il可以考虑加载在对应输出节点out2 —侧的PMOS晶体管上。上述第一控制电流Il和第二控制电流12可以择一提供，也可以同时提供。
[0058]类似的，当所述第一电平信号data使输出节点out2从高电平向低电平转换、输出节点outl从低电平向高电平转换时，电流提供单元100可以提供第二控制电流12至输出节点out2,使所述输出节点out2上的电平缓慢下降，电流提供单元100也可以提供第一控制电流Il至输出节点outl,使所述输出节点outl上的电平缓慢上升。在上述情况下，第二控制电流12可以考虑加载在对应输出节点out2 —侧的NMOS晶体管上，第一控制电流Il可以考虑加载在对应输出节点outl —侧的PMOS晶体管上。上述第一控制电流Il和第二控制电流12同样可以择一提供，也可以同时提供。
[0059]本实施例并不限定电平移位单元200的具体结构:电平移位单元200包括两个对应的输出节点outl、out2和信号输入节点datain ;可以将所述输出节点中的一个作为所述信号输出节点，或者将两个输入节点均作为所述信号输出节点，上述输出节点的选择和电平移位电路的功能实现相关，因而本实施例不作限制。
[0060]实施例2
[0061]本实施例在实施例1的基础上，给出了另一种更为具体的电平移位电路，如图3所示:
[0062]电平移位单元包括:
[0063]第一电源节点VH和第二电源节点VL ；
[0064]第一输出节点outl和第二输出节点out2 ；
[0065]第一PMOS 管 P10、第二 PMOS 管 P20、第一 NMOS 管 NlO 和第二 NMOS 管 N20。
[0066]第一电源节点VH适于与所述的第一电源连接，第二电源节点VL适于与所述的第二电源连接，第一电源提供高电平值vdd，第二电源提供低电平值，本实施例中，第二电源节点VL直接接地(GND)并获得接地电平。
[0067]第一 PMOS管PlO的漏极、第一 NMOS管NlO的漏极和第二 PMOS管P20的栅极分别与第一输出节点outl连接；
[0068]第二 PMOS管P20的漏极、第二 NMOS管N20的漏极和第一 PMOS管PlO的栅极分别与第二输出节点out2连接；
[0069]第一 NMOS管NlO的栅极为信号输入节点datain，信号输入节点datain经过反相器INVl与第二 NMOS管N20的栅极连接；
[0070]第一 PMOS管PlO的源极和第二 PMOS管P20的源极分别适于与第一电源节点VH相连；
[0071]第一 NMOS管NlO的源极和第二 NMOS管N20的源极分别适于与第二电源节点VL相连。
[0072]本实施例将第一NMOS管NlO的栅极作为所述信号输入节点，将第一输出节点outl和第二输出节点out2分别作为所述信号输出节点，第二电平信号(VOutl、VOut2)的电平值在高电平值vdd和接地电平之间转换。
[0073]在其他实施例中，电平移位单元200的信号输入节点也可以包括第一 NMOS管NlO的栅极和第二 NMOS管N20的栅极，分别输入互为反相的信号，如第一 NMOS管NlO的栅极输入第一电平信号，第二 NMOS管N20的栅极输入第一电平信号的反相信号。
[0074]下面介绍本实施例电流提供单元的具体结构。
[0075]继续参考图3，本实施例的电流提供单元包括第一电流提供单元和第二电流提供单元，所述第一电流提供单元用于提供如实施例1所述的第一控制电流II，所述第二电流提供单元用于提供如实施例1所述的第二控制电流12。
[0076]如图3所示，第一电流提供单元包括:
[0077]PMOS电流镜，由输入PMOS管P30和镜像PMOS管P40构成的，其中，镜像PMOS管P40的源极连接所述第一电源，即接入高电平vdd，镜像PMOS管P40的漏极连接第一电源节点VH0
[0078]本实施例通过输入PMOS管P30内形成的源极至漏极的第一电流镜像至镜像PMOS管P40以产生所述第一控制电流Il ;对第一电源节点VH输入所述第一控制电流II，使电平移位过程中的第一 PMOS管PlO或第二 PMOS管P20内形成一路源极至漏极的小电流，该小电流小于(也可等于)所述电平移位单元内PMOS管的源漏电流，该小电流能够使相应输出节点的电压缓慢上升，以控制输出节点低电平至高电平的转换效率，降低此时低电平至高电平的转换效率。
[0079]继续参考图3，第二电流提供单元包括:
[0080]NMOS电流镜，由输入NMOS管N30和镜像NMOS管MO构成，其中，镜像NMOS管N40的源极连接所述第二电源，即接地，镜像NMOS管MO的漏极连接第二电源节点VL。
[0081]本实施例通过输入NMOS管N30内形成的漏极至源极的第二电流镜像至镜像NMOS管MO以产生所述第二控制电流12 ;对第二电源节点VL输入该第二控制电流12，从而使电平移位过程中的第一 NMOS管NlO或第二 NMOS管P20内形成一路漏极至源极的小电流，该小电流小于(也可等于)所述电平移位单元内NMOS管的源漏电流，该小电流能够使相应输出节点的电压缓慢下降，降低输出节点高电平至低电平的转换效率。所述第二控制电流12的电流值可以相对大于第一控制电流Il的电流值。
[0082]通常，与90nm高速Flash存储器相适应，第一控制电流Il可以为30uA，第二控制电流12可以为60uA。针对于不同类型的存储器，所述第一控制电流和第二控制电流的取值可以不同。
[0083]此外，上述的第一电流可以与第一控制电流Il相等(当输入PMOS管P30和镜像PMOS管P40的晶体管尺寸相等)，也可以通过调整输入PMOS管P30和镜像PMOS管P40的晶体管尺寸，设定第一电流和第一控制电流Il之间的比例关系，以获得所需的第一控制电流Il的大小；
[0084]同理，上述的第二电流也可以与第二控制电流12相等(当输入NMOS管N30和镜像NMOS管MO的晶体管尺寸相等)，也可以通过调整输入NMOS管N30和镜像NMOS管N40的晶体管尺寸，设定第二电流和第二控制电流12之间的比例关系，以获得所需的第二控制电流12的大小。
[0085]进一步，参考图3:输入PMOS管P30内的第一电流和输入NMOS管N30内的第二电流可以是由电流源单元A提供的，其中，第一电流和第二电流是相等的，输入PMOS管P30的源极接入所述高电平vdd，漏极接入所述电流源单元A的一端，输入NMOS管N30的源极接地，漏极接入所述电流源单元A的另一端。
[0086]电流提供单元还包括控制管CO，控制管CO设于第一电源(vdd)、输入PMOS管P30、电流源单元A、输入匪OS管N30及第二电源(GND)构成的链路上的任意两个元件之间，包括设于输入PMOS管P30和电流源单元A之间、电流源单元A和输入NMOS管N30之间。本实施例的控制管CO设置于输入PMOS管P30和电流源单元A之间。控制管CO实际控制着上述链路的导通，同时控制第一电流和第二电流的产生，也对第一控制电流和第二控制电流起输入控制的作用。
[0087]需要说明的是，在其他实施例中，所述第一电流和第二电流也可以分别由不同的第一电流源单元和第二电流单元提供。此时，第一电源(vdd)、输入PMOS管P30、第一电流源单元及第二电源(GND)构成第一链路；第二电流源单元、输入NMOS管N30及第二电源(GND)构成第二链路。可以通过第一控制管控制第一链路的导通，第二控制管控制第二链路的导通。
[0088]上述结构可以控制电平移位电路在高电平幅值转换时的转换速率，具体为减缓转换速率。
[0089]在上述方案的前提下，基于节省能耗的角度，本实施例的电平移位电路还能够基于不同的高电平幅值，有选择的提供第一控制电流和第二控制电流，进一步控制禁止或提供控制电流。这种设计方案是基于存储器内部所需电平多样化及对电平转换输入的不同速率要求而考虑的。可以根据存储器所需电平数值的不同，将电平移位电路可提供的高电平种类进行分类，将幅值高于阈值的电平分类为第一电平，将幅值低于或等于阈值的电平分类为第二电平，即图3的高电平vdd可以为第一电平，也可以为第二电平，例如，对应90nm高速Flash存储器的例子，可以设定所述阈值为5V，当高电平为读取电压时，此时所需的读取电压的幅值3V可以认为是属于第二电平，而当高电平为编程电压时，所需的编程电压8V可以认为是属于第一电平。
[0090]当高电平vdd为第一电平时，由于快速将低电平转换为第一电平可能引起第一电平对存储器其他器件的电压冲击，因而为电平转换单元输入所述控制电流，以减缓电平转换速率；
[0091]而当高电平vdd为第二电平时，由于读取速率要求是要求电平转换具备较快的转换速率的，且第二电平并不会对存储器的其他器件造成电压冲击，因而可停止产生及输入所述控制电流，而直接通过电平转换单元晶体管的贯穿电流实现电平转换，以获得较快的电平转换速率。
[0092]图3所示的电平转换电路是能够根据所述高电平的种类及不同的电平转换需求而能够对电平转换单元禁止或提供控制电流的一种具体电路:
[0093]本实施例的电流提供单元中:
[0094]第一电流提供单元还包括控制NMOS管N50，其漏极与镜像PMOS管P40的栅极连接，控制NMOS管N50的栅极输入第一控制信号，源极输入适于使所述镜像PMOS管导通的电平，在本实施例中，控制NMOS管N50的源极与所述第二电源连接，即接地。所述第一控制信号适于在所述第一电源提供第一电平时控制所述控制NMOS管截止,在所述第一电源提供第二电平时控制所述控制NMOS管导通。
[0095]第二电流提供单元还包括控制PMOS管P50，漏极与所述镜像NMOS管MO的栅极连接，控制PMOS管P50的栅极输入第二控制信号，源极输入适于使所述镜像NMOS管导通的电平，在本实施例中，控制PMOS管P50的源极与所述第一电源连接，即接入高电平vdd。所述第二控制信号适于在所述第一电源提供第一电平时控制所述控制PMOS管截止，在所述第一电源提供第二电平时控制所述控制PMOS管导通。
[0096]对控制管CO的栅极输入第三控制信号，所述第三控制信号适于在所述第一电源提供第一电平时控制控制管CO导通，在所述第一电源提供第二电平时控制控制管CO截止。
[0097]所述第一控制信号、第二控制信号及第三控制信号可以相互独立输入不同的控制信号，也可以如图3所示，将控制信号EN作为第二控制信号和第三控制信号，将控制信号EN的反相信号ENb作为第一控制信号。
[0098]在其他实施例中，还可以根据需要，设置电流提供单元仅包括第一电流提供单元或第二电流提供单元:
[0099]当电流提供单元仅包括第一电流提供单元时，第二电源节点VL直接接第二电源，电平移位单元可以获得信号输出节点低电平至高电平转换速率的减缓。第一电流提供单元的结构可参考图3，其中，第一电流可由电流源单元A提供；控制管CO可以设于第一电流提供单元和电流源单元A之间，通过控制NMOS管N50和控制管CO控制提供第一控制电流。
[0100]当电流提供单元仅包括第二电流提供单元时,第一电源节点VH直接接第一电源vdd,电平移位单元可以获得信号输出节点高电平至低电平转换速率的减缓。第二电流提供单元的结构可参考图3，其中，第二电流可由电流源单元A提供；控制管CO可以设于第二电流提供单元和电流源单元A之间，通过控制PMOS管P50和控制管CO控制提供第二控制电流。
[0101]需要说明的是，本实施例各晶体管或元件的高电平驱动端为了简便起见均接入所述第一电源，以获得高电平，低电平驱动端均接入第二电源(接地)，以获得低电平，但在具体实施过程中，可以理解，若采用其他高电平电源或者低电平电源作为其驱动端的电平输入，也是落在本发明的保护范围内的。
[0102]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种电平移位电路，其特征在于，包括:电流提供单元，适于提供控制电流；电平移位单元，包括适于输入第一电平信号的信号输入节点和适于输出第二电平信号的信号输出节点；所述电平移位单元与所述电流提供单元连接，适于输入所述控制电流，以控制所述输出节点的电平转换速率。
2.如权利要求1所述的电平移位电路，其特征在于，所述电平移位单元还包括适于连接第一电源的第一电源节点和适于连接第二电源的第二电源节点；所述第二电平信号的电平值在第一电源的电平值和第二电源的电平值之间转换。
3.如权利要求2所述的电平移位电路，其特征在于，所述第一电源适于提供第一电平和第二电平；所述电流提供单元适于在所述第一电源提供所述第一电平时提供所述控制电流，在所述第一电源提供第二电平时停止提供所述控制电流。
4.如权利要求2所述的电平移位电路，其特征在于，所述电流提供单元为第一电流提供单元或第二电流提供单元，或者，所述电流提供单元包括第一电流提供单元和第二电流提供单元；所述第一电流提供单元适于 向所述第一电源节点提供第一控制电流，所述第二电流提供单元适于向所述第二电源节点提供第二控制电流。
5.如权利要求4所述的电平移位电路，其特征在于，所述第一电流提供单元包括由输入PMOS管和镜像PMOS管构成的PMOS电流镜，所述镜像PMOS管的源极连接所述第一电源，所述镜像PMOS管的漏极连接所述第一电源节点；所述第二电流提供单元包括由输入NMOS管和镜像NMOS管构成的NMOS电流镜，所述镜像NMOS管的源极连接所述第二电源，所述镜像NMOS管的漏极连接所述第二电源节点。
6.如权利要求5所述的电平移位电路，其特征在于，所述第一电流提供单元还包括控制NMOS管，其漏极与所述镜像PMOS管的栅极连接，栅极输入第一控制信号，源极输入适于使所述镜像PMOS管导通的电平；所述第二电流提供单元还包括控制PMOS管，其漏极与所述镜像NMOS管的栅极连接，栅极输入第二控制信号，源极输入适于使所述镜像NMOS管导通的电平。
7.如权利要求6所述的电平移位电路，其特征在于，所述第一电源提供第一电平和第二电平；所述第一控制信号适于在所述第一电源提供第一电平时控制所述控制NMOS管截止，在所述第一电源提供第二电平时控制所述控制NMOS管导通；所述第二控制信号适于在所述第一电源提供第一电平时控制所述控制PMOS管截止，在所述第一电源提供第二电平时控制所述控制PMOS管导通。
8.如权利要求5所述的电平移位电路，其特征在于，所述电流提供单元包括第一电流提供单元和第二电流提供单元，还包括:电流源单元，连接在所述输入PMOS管和输入NMOS管之间。
9.如权利要求8所述的电平移位电路，其特征在于，所述第一电源提供第一电平和第二电平；所述电流提供单元还包括:控制管，连接在所述电流源单元和所述输入PMOS管之间，或者，连接在所述电流源单元和所述输入NMOS管之间；所述控制管的栅极输入第三控制信号，所述第三控制信号适于在所述第一电源提供第一电平时控制所述控制管导通，在所述第一电源提供第二电平时控制所述控制管截止。
10.如权利要求2所述的电平移位电路，其特征在于，所述信号输出节点包括第一输出节点和第二输出节点，所述电平移位单元还包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管和反相器； 所述第一 PMOS管的漏极、第一 NMOS管的漏极和所述第二 PMOS管的栅极连接所述第一输出节点； 所述第二 PMOS管的漏极、第二 NMOS管的漏极和所述第一 PMOS管的栅极连接所述第二输出节点； 所述信号输入节点通过所述反相器连接所述第一 NMOS管的栅极，所述信号输入节点连接所述第二 NMOS管的栅极； 所述第一 PMOS管的源极和所述第二 PMOS管的源极连接所述第一电源节点； 所述第一 NMOS管的源极和所述第二 NMOS管的源极连接所述第二电源节点。
【文档编号】G11C8/08GK103730150SQ201410005964
【公开日】2014年4月16日 申请日期:2014年1月7日 优先权日:2014年1月7日
【发明者】黄明永, 杨光军 申请人:上海华虹宏力半导体制造有限公司