静态随机存取存储器的自适应性数据保持电压调节系统的制作方法
【专利摘要】本发明关于一种静态随机存取存储器的自适应性数据保持电压调节系统，其包括有一电源供应单元、一用以监控静态随机存取存储器的静态噪声容限的数据保持电压监控单元、一用以产生数据损失信号的数据损失检测单元，以及一接收数据损失信号，并分别产生重整信号与开启信号的动态调整控制单元；其中，数据保持电压监控单元包括有一挂载多个存储单元的数据保持电压监控电路、一用以将数据保持电压监控电路重置的重置信号产生电路，以及一根据漏电流产生相对应的噪声偏压，并用以调整数据保持电压监控电路反应速度的适应性变异控制电路。根据本发明的系统，存储器可在不造成数据损失的同时降低漏电流。
【专利说明】静态随机存取存储器的自适应性数据保持电压调节系统
【技术领域】
[0001]本发明是有关于一种静态随机存取存储器的自适应性数据保持电压调节系统，尤其是指一种通过电源栅控(power gating)技巧来达到降低虚拟供应电压的系统。
【背景技术】
[0002]静态随机存取存储器应用于现有的多种数据存储的用途，一般是由三个功能单元所组合而成:即存储单元阵列(SRAM Cell Array)、周边电路(例如有地址解码电路/Ypass电路、放大器电路、写入电路等)以及I / O接口电路；其中存储单元阵列(SRAM CellArray)的最基本单位为一存储单元,可为两个负载PMOS晶体管(load transistor)、两个驱动NMOS 晶体管(driving transistor),以及两个存取NMOS 晶体管(access transistor)所构成，这些存储单元是以阵列形式排列成存储单元阵列；再者，由于能源意识的抬头，低功耗设计已是电子产品(例如为可携式移动装置、无线感测器网络或生医电子系统等)不可或缺的设计重点，而内部的静态随机存取存储器往往占据系统芯片最大的面积，且其漏电流功耗亦为系统静态功率消耗的最大来源。
[0003]因此，为了减少待机模式(standby mode)时的漏电流功耗，降低供应电压(supplyvoltage)至数据保持电压(Data Retent1n Voltage, DRV)为一有效且常见的方法；上述数据保持电压为能保持静态随机存取存储器内的数据的最小正常操作电压，而在此电压下的静态随机存取存储器单元(SRAM Cell)，其静态噪声容限(Static Noise Margin, SNM)等于零；然而，在先进工艺的设计，数据保持电压会随着严重的工艺变异而变大，使得调降电压的机制以及漏电流功耗降低的可能性受到挑战；再者，数据保持电压的变异也较旧工艺来得大，为了迎合最差情况，整体静态随机存取存储器单元需处于较高的数据保持电压，造成漏电流功率消耗降不下来；举例而言，由于受到工艺变异、电压变动及温度变化(PVTvariat1n)的影响，每个静态随机存取存储器单元的数据保持电压都不尽相同，为了能让静态随机存取存储器所有的数据在调降正常操作电压(VDD scaling)下都保持住，其正常操作电压必须高于整个静态随机存取存储器单元最大的数据保持电压，然而，在设计阶段时，并无法知道芯片当下的状态，所以在设计时必须考量最差情况(worst case)来决定等待模式(standby)的正常操作电压，导致整体静态随机存取存储器单元需处于较高的数据保持电压，不仅造成漏电流功率消耗降不下来，且存储器运作时其最差情况出现的机率非常小，意即在大部分的情况下，等待模式的正常操作电压是可以再调降的。
[0004]请参阅中国台湾公开第201037720号“集成电路架构”的发明专利，提供一种集成电路架构，包括:一主动电源供应线；一数据保持电源供应线；以及一第一存储器宏与一第二存储器宏，连接至主动电源供应线与数据保持电源供应线，其中第一存储器宏与第二存储器宏各包括:一存储器晶体结构阵列；一开关，用以切换存储器晶体结构阵列，而使其连接至主动电源供应线，或使其连接至数据保持电源供应线；以及一低漏电流模式控制脚位，耦接至开关，其中开关用以依据低漏电流模式控制脚位上的一信号将主动电源供应线与数据保持电源供应线连接至存储器晶体结构阵列；借此，数据保持电源供应电压可由电压产生器产生，且电压产生器是在存储器宏的外部，使得电压产生器可设计成复杂电路，而使其本身大体不受工艺、电压、或温度(process-voltage-temperature, PVT)变动的影响,存储器可在不牺牲其数据保持力的同时降低漏电流；然而上述用以降低漏电流功率消耗的技术实际实施运作时，其电压产生器需以直流转直流电源转换器(dc-dc converter)或线性调节器(linear regulator)等电压转换器(voltage converter)来产生等待模式的正常操作电压，而该电压产生器的转换效率(efficiency)并非理想，需考量其对整体系统额外产生的功率消耗以及转换的时间，而正常操作电压的降低会导致电压产生器的转换效率也跟着降低，进而造成功率的损失，且转换电压所需的时间也较长，以整体系统的角度来看，并无法达到较佳漏电流功耗降低的目的；此外，上述的现有技术通过提供对PVT变动不敏感的外部的数据保持电源供应电压，使得存储器可在不牺牲其数据保持力的同时降低漏电流，其在等待模式所决定的正常操作电压为固定值，当有随着时间变化的变异(例如电压变动或温度变化等)，造成数据保持电压的改变时，并无法对其变动做动态的调整适应；因此，需要其他可克服上述现有技术缺点的系统。
【发明内容】
[0005]发明人鉴于上述现有静态随机存取存储器因漏电流功耗造成系统静态功率的大量消耗缺失，于是乃本着孜孜不倦的精神，并通过其丰富的专业知识及多年的实务经验所辅佐,而加以改善,并据此研创出本发明。
[0006]本发明的主要目的为提供一种无须使用电压转换器，通过电源栅控技巧来达到降低静态随机存取存储器虚拟供应电压的目的，并根据PVT变异动态调整数据保持电压至对应的大小，积极地降低静态随机存取存储器在等待模式的漏电流功耗，而其通过闭回路的动态调整机制使得虚拟供应电压能够维持在数据保持电压，达到不造成数据损失的情况下，具有更大的漏电流功耗降低。
[0007]本发明的技术解决方案是提供一种静态随机存取存储器的自适应性数据保持电压调节系统，该系统包括有:
[0008]一电源供应单元，其包括有相互连接的主电源晶体管与次电源晶体管，且该次电源晶体管的尺寸大小不大于该主电源晶体管，该电源供应单元用以提供静态随机存取存储器的电压；
[0009]一数据保持电压监控单元，其用以监控静态随机存取存储器的静态噪声容限，该数据保持电压监控单元包括有一挂载该静态随机存取存储器的多个存储单元的数据保持电压监控电路，且每一存储单元的第一节点与第二节点分别连接起来、一用以将该数据保持电压监控电路重置的重置信号产生电路，以及一根据漏电流产生相对应的噪声偏压，并用以调整数据保持电压监控电路反应速度的适应性变异控制电路；
[0010]一数据损失检测单元，其分别与该第一节点与该第二节点连接，当其电压反转时，产生一数据损失信号；以及
[0011]一动态调整控制单元，其接收该数据损失信号，并分别产生一重整信号至该重置信号产生电路，以及一开启信号至该次电源晶体管。
[0012]本发明的特点是:
[0013]本发明提出的一种静态随机存取存储器的自适应性数据保持电压调节系统包括有一电源供应单元、一数据保持电压监控单元、一数据损失检测单元，以及一动态调整控制单元；其中电源供应单元包括有相互连接的主电源晶体管与次电源晶体管，用以提供静态随机存取存储器的电压，其中次电源晶体管的尺寸大小不大于主电源晶体管，且次电源晶体管在操作模式时关闭，而在等待模式且有动态调整需求时打开；而数据保持电压监控单元用以监控静态随机存取存储器的静态噪声容限，该数据保持电压监控单元包括有一挂载静态随机存取存储器的多个存储单元的数据保持电压监控电路、一用以将数据保持电压监控电路重置的重置信号产生电路，以及一根据漏电流产生相对应的噪声偏压，并用以调整数据保持电压监控电路反应速度的适应性变异控制电路，其中漏电流是因PVT变异所造成，且上述的每一存储单元其第一节点与第二节点分别连接起来，以便平均随机变异的影响；数据损失检测单元则分别与第一节点与第二节点连接，当其电压反转时，用以产生一数据损失信号；动态调整控制单元用以接收上述的数据损失信号，并分别产生一重整信号至重置信号产生电路，以及一开启信号至次电源晶体管；借此，可通过电源栅控技巧来达到降低虚拟供应电压的目的，并根据PVT变异动态调整数据保持电压至对应的大小，以积极地降低静态随机存取存储器在等待模式的漏电流功耗。
[0014]在本发明的一实施例中,适应性变异控制电路进一步包括有一挂载静态随机存取存储器的多个存储单元的动态偏压产生电路，以及一接收噪声偏压的变异漂移注入电路，动态偏压产生电路用以监控PVT变异并产生相对应的噪声偏压至变异漂移注入电路；借此，可动态调整数据保持电压监控电路的反应速度，达到不造成数据损失的情况下，完成闭回路的动态调整机制。
[0015]在本发明的一实施例中，数据保持电压监控单元相较于静态随机存取存储器多了至少10mV的噪声容限，意即其数据保持电压会高于静态随机存取存储器至少10mV,以保证静态随机存取存储器数据的安全性。
[0016]在本发明的一实施例中，数据损失检测单元可例如为现有的威尔森电流镜位准转换器，且数据损失检测单元于检测到第一节点与第二节点电压发生反转时，产生数据损失信号并经由动态调整控制单元发出开启信号造成次电源晶体管的开启，使得第三节点电压提升，并使重置信号产生电路重置数据保持电压监控单元以让其重新监控静态随机存取存储器的静态噪声容限。
[0017]在本发明的一实施例中，重置信号产生电路可为将第一节点拉至与第三节点等电位，而将第二节点拉至地电位。
[0018]在本发明的一实施例中，数据保持电压监控电路挂载静态随机存取存储器的存储单元的数目等同于该存储单元的行(row)数目。
[0019]本发明的优点是:
[0020]1.本发明的自适应性数据保持电压调节系统通过电源栅控技巧来达到降低虚拟供应电压的目的，并根据PVT变异动态调整数据保持电压至对应的大小，积极地降低静态随机存取存储器在等待模式的漏电流功耗。
[0021]2.本发明的适应性变异控制电路利用“动态偏压”机制，通过与静态随机存取存储器的存储单元相同的漏电流感应器来监控PVT变异对漏电流的影响，将此结果转换成一噪声偏压，当漏电流愈大时，产生的噪声偏压愈大，以动态调整数据保持电压监控电路的反应速度，达到不造成数据损失的情况下，完成闭回路的动态调整机制。
[0022]3.本发明适用于静态随机存取存储器的自适应性数据保持电压调节系统，无须使用电压转换器，故以系统上的考量而言，能够大幅降低操作所需的成本付出。
【专利附图】
【附图说明】
[0023]图1:本发明自适应性数据保持电压调节系统应用于静态随机存取存储器的电性关系配置方块图。
[0024]图2:本发明较佳实施例的数据保持电压监控单元电路图。
[0025]图3:本发明较佳实施例的数据损失检测单元电路图。
[0026]图4:本发明较佳实施例的动态调整控制单元电路图。
[0027]图5:本发明较佳实施例的各信号波形示意图。
[0028]符号说明:
[0029]I 静态随机存取存储器11 存储单元
[0030]2 自适应性数据保持电压调节系统21 电源供应单元
[0031]211主电源晶体管212次电源晶体管
[0032]22 数据保持电压监控单元221数据保持电压监控电路
[0033]222重置信号产生电路223适应性变异控制电路
[0034]2231动态偏压产生电路2232变异漂移注入电路
[0035]2233漏电流感应器23 数据损失检测单元
[0036]24 动态调整控制单元31、32、33 PMOS晶体管
[0037]41,42 NMOS 晶体管51、52、53、54 反向器
[0038]Q 第一节点QB第二节点
[0039]Varray第三节点Loss数据损失信号
[0040]Refresh重整信号Dbias噪声偏压
[0041]Pswitch 开启信号
【具体实施方式】
[0042]本发明的目的及其电路设计功能上的优点，将依据以下图面所示的电路图，配合具体实施例予以说明，使审查委员能对本发明有更深入且具体的了解。
[0043]首先，请参阅图1所示，其为本发明的自适应性数据保持电压调节系统应用于静态随机存取存储器的电性关系配置方块图，其包括有:
[0044]一电源供应单元21，其包括有相互连接的主电源晶体管211与次电源晶体管212，用以提供静态随机存取存储器I的电压；其中，次电源晶体管212的尺寸大小不大于主电源晶体管211，于一实施例中主电源晶体管211与次电源晶体管212可例如为PMOS晶体管，且次电源晶体管212于操作模式时(active mode)关闭,而在等待模式(standby mode)且有动态调整需求时打开；
[0045]一数据保持电压监控单元22(DRV Monitor Cell)，用以监控静态随机存取存储器的静态噪声容限(Static Noise Margin，SNM)，其包括有一挂载静态随机存取存储器I的多个存储单元11 (memory cell)的数据保持电压监控电路221、一用以将数据保持电压监控电路221重置的重置信号产生电路222，以及一根据漏电流产生相对应的噪声偏压Dbias，并用以调整数据保持电压监控电路221反应速度的适应性变异控制电路223 ;请一并参阅图2所示，于本实施例中，数据保持电压监控电路221挂载128个静态随机存取存储器I的存储单元11，然而挂载存储单元11的数量是根据静态随机存取存储器I的结构而不同，可为256或512或1024个，在此并不限定，其原则为数据保持电压监控电路221挂载静态随机存取存储器I的存储单元11的数目等同于存储单元11的行数目；且上述每一存储单元11的第一节点Q与第二节点QB分别连接起来，以便平均随机变异(random variat1n)的影响；其中，上述的漏电流是因工艺、电压、温度(Process Voltage Temperature, PVT)变异所造成；再者，重置信号产生电路222用以将第一节点Q拉至与第三节点Vamy (虚拟供应电压)等电位，而将第二节点QB拉至地电位；在此值得注意的是，为了要保证静态随机存取存储器I数据的安全性，数据保持电压监控单元22相较于静态随机存取存储器I多了至少10mV的噪声容限(Noise Margin);然而在此值得注意的，10mV的噪声容限仅为一较佳的具体实施例，熟此技艺者当知道上述的噪声容限并非一定要大于10mV,小于亦有可能，并不会影响本发明的实施；其原则为数据保持电压监控单元22的数据保持电压高于静态随机存取存储器I的数据保持电压即可；
[0046]—数据损失检测单元23 (Data Loss Detector),其分别与第一节点Q与第二节点QB连接，当其电压反转时，产生一数据损失信号Loss ;请一并参阅图3所示，数据损失检测单元23可例如为现有的威尔森电流镜位准转换器(Wilson Current Mirror levelshifter)，因数据保持电压监控单元22会反映当第三节点Vamy靠近数据保持电压时的情况，因此数据保持电压监控单元22中的第一节点Q与第二节点QB会是靠近数据保持电压的值，此值远低于正常操作供应电压值，然而数据损失检测单元23的输出是连接至动态调整控制单元24，而动态调整控制单元24则操作在高于数据保持电压的值，因此数据损失检测单元23就需要具有位准转换的功能；于本实施例中，数据损失检测单元23是由两个以栅极相互连接的PMOS晶体管31、32、两个以源极相互连接并接地的NMOS晶体管41、42、一分别以源极和漏极与PMOS晶体管31以及NMOS晶体管41连接的PMOS晶体管33，以及与PMOS晶体管32、33和NMOS晶体管42连接的两反向器51、52所构成；其中NMOS晶体管42、41的栅极分别连接第一节点Q与第二节点QB ;在此值得注意的是，上述所述的数据损失检测单元23仅为一较佳的具体实施例，其亦可以S.N.Wooters等人于2010年在IEEE Trans,on Circuits and Systems II:Express Briefs,第 57 期，第 290 ?294 页中所揭露的型一(Type I)和型二(Type II)两种现有的位准转换器(level converter)或文献中所提出的位准转换器等效置换，该文献在此全部以引用的方式并入本文中，且因所产生的功效与技术上的优点皆与其相同，应视为数据损失检测单元23的等效变化或修饰；此外，数据损失检测单元23于检测到第一节点Q与第二节点QB电压发生反转时，产生数据损失信号Loss并经由动态调整控制单元24发出开启信号Pswiteh造成次电源晶体管212的开启，使得第三节点Vamy电压提升，并使重置信号产生电路222重置数据保持电压监控单元22以让其重新监控静态随机存取存储器I的静态噪声容限；以及
[0047]一动态调整控制单元24 (Regulating Controller),其接收数据损失信号Loss,并分别产生一重整信号Refresh至重置信号产生电路222，以及一开启信号Pswiteh至次电源晶体管212 ;其中，请参阅图4所示，动态调整控制单元24可以简单的逻辑电路图具体实施，且亦可作多种变化或修饰该实施例，熟悉此项技艺人士可作的明显替换与修饰，仍将并入于本发明所主张的专利范围之内。
[0048]此外,请再参阅图2所示,上述的适应性变异控制电路223进一步包括有一挂载静态随机存取存储器I的多个存储单元11的动态偏压产生电路2231，以及一接收噪声偏压Dbias的变异漂移注入电路2232，动态偏压产生电路2231用以监控因PVT变异所造成的漏电流，并进而产生相对应的噪声偏压Dbias至变异漂移注入电路2232，其方式是通过漏电流感应器2233来监控PVT变异对漏电流的影响，将此结果转换成一噪声偏压Dbias并传送至变异漂移注入电路2232，当漏电流愈大时，产生的噪声偏压Dbias愈大，使得数据保持电压监控电路221加快反应速度，反之漏电流愈小则噪声偏压Dbias越小，借此达到不造成数据损失的情况下，完成闭回路的动态调整机制；再者，上述的动态偏压产生电路2231是以高电位电源Vddh(例如1.2V)驱动，而重置信号产生电路222、适应性变异控制电路223、数据损失检测单元23，以及动态调整控制单元24皆是以低电位电源Vm(例如0.6V)驱动。
[0049]根据上述的静态随机存取存储器I的自适应性数据保持电压调节系统2于实施使用时，当芯片使能信号CEN为High时，主电源晶体管211打开，静态随机存取存储器I处于操作模式，此时自适应性数据保持电压调节系统2不动作；而当芯片使能信号CEN为Low时，主电源晶体管211关闭，静态随机存取存储器I转换至等待模式，此时静态随机存取存储器I的漏电流会将第三节点Vmay的电压往下拉，进而达到降低虚拟供应电压(亦即Varray)的功效，当电压下降至数据保持电压时，第一节点Q及第二节点QB反转，导致数据损失信号Loss被产生,此时开启信号Pswitah切换为Low,以将次电源晶体管212打开,进而对第三节点Vmay充电；当第三节点Vmay的电压上升至转态点(安全电压)时，开启信号Pswitch切换为High，将次电源晶体管212关闭，并产生重整信号Refresh为High，以对数据保持电压监控电路221做重置动作；在此值得注意的，动态调整控制单元24的反向器53、54是设计成偏移(skew)反向器,而反向器53、54的转态点电压值可例如为大于低电位电源VDDl一半的数值，用来作为第三节点Vamy被次电源晶体管212充电时的安全电压范围；当数据保持电压监控电路221重置完成后，数据损失信号Ltjss降下为Lot，并转换重整信号Refresh为Low，关闭重置动作，而第三节点Vamy电压又因为静态随机存取存储器I的漏电流而被往下拉，如此周而复始形成了一个周期动作，请参阅图5所示，为本发明较佳实施例的各信号波形示意图；值得注意的是，上述的动作原理于次电源晶体管212关闭后至数据损失信号Loss切换为Low之间，若数据损失信号Loss尚未切换至Low，而第三节点Vmay又已经下降至数据保持电压时，此时是将开启信号Pswitah切换为Low，并将次电源晶体管212再度打开，对第三节点Vamy充电，这个动作可以确保第三节点Vmay在数据损失信号Loss切换的时间差内不会低于数据保持电压，以防数据产生读写错误。
[0050]由上述的静态随机存取存储器的自适应性数据保持电压调节系统的实施说明可知，本发明具有以下优点:
[0051]1.本发明的自适应性数据保持电压调节系统通过电源栅控技巧来达到降低虚拟供应电压的目的，并根据PVT变异动态调整数据保持电压至对应的大小，积极地降低静态随机存取存储器在等待模式的漏电流功耗。
[0052]2.本发明的适应性变异控制电路利用“动态偏压”机制，通过与静态随机存取存储器的存储单元相同的漏电流感应器来监控PVT变异对漏电流的影响，将此结果转换成一噪声偏压，当漏电流愈大时，产生的噪声偏压愈大，以动态调整数据保持电压监控电路的反应速度，达到不造成数据损失的情况下，完成闭回路的动态调整机制。
[0053]3.本发明适用于静态随机存取存储器的自适应性数据保持电压调节系统，无须使用电压转换器，故以系统上的考量而言，能够大幅降低操作所需的成本付出。
【权利要求】
1.一种静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，所述系统包括有: 一电源供应单元，其包括有相互连接的主电源晶体管与次电源晶体管，且该次电源晶体管的尺寸大小不大于该主电源晶体管，该电源供应单元用以提供静态随机存取存储器的电压； 一数据保持电压监控单元，其用以监控静态随机存取存储器的静态噪声容限，该数据保持电压监控单元包括有一挂载该静态随机存取存储器的多个存储单元的数据保持电压监控电路，且每一存储单元的第一节点与第二节点分别连接起来、一用以将该数据保持电压监控电路重置的重置信号产生电路，以及一根据漏电流产生相对应的噪声偏压，并用以调整数据保持电压监控电路反应速度的适应性变异控制电路； 一数据损失检测单元，其分别与该第一节点与该第二节点连接，当其电压反转时，产生一数据损失信号；以及 一动态调整控制单元，其接收该数据损失信号，并分别产生一重整信号至该重置信号产生电路，以及一开启信号至该次电源晶体管。
2.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该漏电流是因工艺、电压、温度变异所造成。
3.根据权利要求2所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该适应性变异控制电路包括有一挂载该静态随机存取存储器的多个存储单元的动态偏压产生电路，以及一接收该噪声偏压的变异漂移注入电路，动态偏压产生电路监控PVT变异并产生相对应的噪声偏压至该变异漂移注入电路。
4.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该次电源晶体管于操作模式时关闭，而在等待模式且有动态调整需求时打开。
5.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该数据保持电压监控单元相较于静态随机存取存储器增加至少10mV的噪声容限。
6.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该数据损失检测单元检测到该第一节点与该第二节点电压发生反转时，该数据损失信号产生并经由该动态调整控制单元发出该开启信号造成该次电源晶体管开启，使得第三节点电压提升，并使该重置信号产生电路重置该数据保持电压监控单元让其重新监控该静态随机存取存储器的静态噪声容限。
7.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该数据损失检测单元为威尔森电流镜位准转换器。
8.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该重置信号产生电路将第一节点拉至与第三节点等电位，而将第二节点拉至地电位。
9.根据权利要求1所述的静态随机存取存储器的自适应性数据保持电压调节系统，其特征在于，该数据保持电压监控电路挂载该静态随机存取存储器的存储单元的数目等同于该存储单元的行数目。
【文档编号】G11C11/413GK104517638SQ201410003005
【公开日】2015年4月15日 申请日期:2014年1月3日 优先权日:2013年9月27日
【发明者】邱沥毅, 黄启睿, 吴冠麟 申请人:邱沥毅