快速动态寄存器、寄存方法、集成电路的制作方法
【专利摘要】快速动态寄存器，包括数据块、预充电电路、透明锁存器以及输出逻辑门。响应于时钟，所述预充电电路预充电第一和第二预充电节点，然后释放第一预充电节点。通过响应于时钟将第一预充电节点拉到低电位，或者通过不将其拉到低电位，数据块对数据进行评估，在此情形中第二预充电节点被放电。当透明锁存器为透明时，透明锁存器传递第二预充电节点的状态到存储节点，否则锁存存储节点。所述输出逻辑门依据第二预充电节点和存储节点的状态驱动输出节点到一状态。所述透明锁存器可以用相对较小的器件来实现以减小尺寸和功耗进而提升效率。
【专利说明】快速动态寄存器、寄存方法、集成电路
[0001]有关申请的交叉引用
[0002]本申请主张以下的美国临时专利申请的优先权，为了所有的意图和目的，通过全文引用将其合并于此。
[0003]
【权利要求】
1.一种快速动态寄存器，包括: 数据块，被耦接在第一预充电节点和放电节点之间，其中，当时钟节点从第一时钟状态转换到第二时钟状态时，所述接收至少一个数据输入并且通过将所述第一预充电节点拉到所述放电节点以进行评估； 预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点两者都预充电到高电位，当所述时钟节点转换到所述第二时钟状态时，释放所述第一预充电节点并且将所述放电节点拉到低电位，以及当所述第一预充电节点在所述时钟节点转换到所述第二时钟状态之后保持高电位时，将所述第二预充电节点放电到低电位； 透明锁存器，具有耦接到所述第二预充电节点的锁存器输入端和被耦接到存储节点的输出端，其中，当所述时钟节点处于所述第二时钟状态时，所述透明锁存器对于将所述第二预充电节点的状态传递到所述存储节点是透明的，并且其中当所述时钟节点处于所述第一时钟状态时，所述透明锁存器锁存所述存储节点；以及 输出逻辑门，基于所述第二预充电节点和所述存储节点的状态驱动输出节点到一状态。
2.如权利要求1所述的快速动态寄存器，进一步包括多个反相缓冲器，被串行耦接在所述第二预充电节点和所述透明锁存器的所述锁存器输入端之间。
3.如权利要求1所述的快速动态寄存器电路，进一步包括: 反相器，具有耦接到所述时钟节点的输入端和耦接到反相时钟节点的输出端；以及 其中，所述透明锁存器包括: 第一和第二晶体管，每一个具有耦接在所述锁存器输入端和所述锁存器输出端之间的一对电流端子，其中，所述第一晶体管具有耦接到所述时钟节点的控制输入端，并且其中，所述第二晶体管具有耦接到所述反相时钟节点的控制输入端；以及 保持器电路，耦接到所述时钟节点、所述反相时钟节点以及所述锁存器输出，当所述时钟节点处于所述第一时钟状态时，保持器电路操作以维持所述输出节点的状态。
4.如权利要求3所述的快速动态寄存器，其中，所述保持器电路包括: 第三晶体管，具有耦接到上供应电压节点的第一电流端子，并且具有第二电流端子和控制端子； 第四晶体管，具有耦接到所述第三晶体管的所述第二端子的第一电流端子，具有耦接到所述锁存器输出端的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第五晶体管，具有耦接到所述锁存器输出端的第一电流端子，具有第二电流端子，并且具有耦接到所述反相时钟节点的控制端子； 第六晶体管，具有耦接到所述第五晶体管的所述第二电流端子的第一电流端子，具有耦接到下供应电压节点的第二电流端子，并且具有控制端子；以及 反相器，具有耦接到所述锁存器输出端的输入端，以及耦接到所述第三和第六晶体管的所述控制端子的输出端。
5.如权利要求1所述的快速动态寄存器，其中，所述数据块包括多个N沟道晶体管，每一个具有耦接到所述第一预充电节点的第一电流端子，每一个具有耦接到所述预充电节点的第二电流端子，并且每一个具有接收多个数据输入的相应之一的控制端子。
6.如权利要求1所述的快速动态寄存器，其中，所述数据块包括多个N沟道晶体管，每一个具有串行耦接在所述第一预充电节点和所述放电节点之间的一对电流端子，并且每一个具有接收多个数据输入的相应之一的控制端子。
7.如权利要求1所述的快速动态寄存器，其中，所述预充电电路包括: 第一 P沟道晶体管，具有耦接到上供应电压节点的第一电流端子，具有耦接到所述第一预充电节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第一 N沟道晶体管，具有耦接到所述放电节点的第一电流端子，具有耦接到下供应电压节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子；以及 保持器电路，耦接在所述上供应电压节点和下供应电压节点之间，并且进一步耦接到所述第一预充电节点和所述时钟节点，其中，当所述时钟节点处于所述第二时钟状态时，所述保持器电路操作以维持所述第一预充电节点的状态。
8.如权利要求1所述的快速动态寄存器，其中，所述预充电电路包括: 第一 P沟道晶体管，具有耦接到上供应电压节点的第一电流端子，具有耦接到所述第二预充电节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第一 N沟道晶体管，具有耦接到所述第二预充电节点的第一电流端子，具有第二电流端子，并且具有耦接到所述第一预充电节点的控制端子； 反相器，具有耦接到所述时钟节点的输入端和耦接到所述第一 N沟道晶体管的所述第二电流端子的输出端；以及· 保持器电路，耦接在所述供应电压节点和下供应电压节点之间，并且进一步耦接到所述第一和第二预充电节点和所述时钟节点，其中，在所述时钟节点转换到所述第二时钟状态后，所述保持器电路操作以转换所述第二预充电节点的状态到所述第一预充电节点的相反状态。
9.如权利要求1所述的快速动态寄存器，其中，所述输出逻辑门包括逻辑AND类型逻辑门。
10.如权利要求1所述的快速动态寄存器电路，进一步包括: 扫描使能块，耦接在所述第一预充电节点和所述放电节点之间，其中，所述扫描使能块接收扫描使能输入，并且当设置所述扫描使能输入且当所述时钟节点从所述第一时钟状态转换到所述第二时钟状态时，将所述第一预充电节点拉到所述放电节点； 选择电路，插入在所述第二预充电节点和所述透明锁存器的所述输入端之间，其中，所述选择电路具有耦接到所述第二预充电节点的第一输入端，具有耦接到扫描数据节点的第二输入端，并且具有耦接到所述透明锁存器的所述锁存器输入的输出端；以及 第二透明锁存器，具有接收扫描数据输入的输入端和耦接到所述扫描数据节点的输出端，其中，当所述时钟节点处于所述第一时钟状态并且当设置所述扫描使能输入时，所述第二透明锁存器对于传递所述扫描数据输入到所述扫描数据节点是透明的，其中，当取消设置所述扫描使能输入并且当所述时钟节点处于所述第一时钟状态时，所述第二透明锁存器强迫所述扫描数据节点为高电位，并且其中，当所述时钟节点处于所述第二时钟状态时，所述第二透明锁存器保持所述扫描数据节点的最后状态。
11.一种集成电路，包括: 组合逻辑，提供至少一个数据输入；时钟节点；以及 快速动态寄存器，包括: 数据块，耦接在第一预充电节点和放电节点之间，其中，所述数据块接收所述至少一个数据输入，并且当所述时钟节点从第一时钟状态转换到第二时钟状态时，通过将所述第一预充电节点拉到所述放电节点来进行评估； 预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点两者预充电为高电位，当所述时钟节点转换到所述第二时钟状态时，释放所述第一预充电节点并且将所述放电节点拉到低电位，并且当在所述时钟节点转换到所述第二时钟状态之后且所述第一预充电节点保持高电位时，将所述第二预充电节点放电为低电位； 透明锁存器，具有耦接到所述第二预充电节点的锁存器输入端和耦接存储节点的输出端，其中，当所述时钟节点处于所述第二时钟状态时，所述透明锁存器对于传递所述第二预充电节点的状态到所述存储节点是透明的，并且其中，当所述时钟节点处于所述第一时钟状态时，所述透明锁存器锁存所述存储节点；以及 输出逻辑门，基于所述第二预充电节点和所述存储节点的状态驱动输出节点到一状态。
12.如权利要求11所述的集成电路，进一步包括多个反相缓冲器，串行耦接在所述第二预充电节点和所述透明锁存器的所述锁存器输入端之间。
13.如权利要求11所述的集成电路，进一步包括: 反相器，具有耦接在所述时钟节点的输入端和耦接在反相时钟节点的输出端；以及 其中，所述透明锁存器包括: 第一和第二晶体管，每一个具有耦接在所述锁存器输入端和所述锁存器输出端之间的一对电流端子，其中，所述第一晶体管具有耦接到所述时钟节点的控制输入端，并且其中，所述第二晶体管具有耦接到所述反相时钟节点的控制输入端；以及 保持器电路，耦接到所述时钟节点、所述反相时钟节点以及所述锁存器输出端，当所述时钟节点处于所述第一时钟状态时，保持器电路操作以维持所述输出节点的状态。
14.如权利要求13所述的集成电路，其中，所述保持器电路包括: 第三晶体管，具有耦接到上供应电压节点的第一电流端子，并且具有第二电流端子和控制端子； 第四晶体管，具有耦接到所述第三晶体管的所述第二端子的第一电流端子，具有耦接到所述锁存器输出的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第五晶体管，具有耦接到所述锁存器输出的第一电流端子，具有第二电流端子，并且具有耦接到所述反相时钟节点的控制端子； 第六晶体管，具有耦接到所述第五晶体管的所述第二电流端子的第一电流端子，具有耦接到下供应电压节点的第二电流端子，并且具有控制端子；以及 反相器，具有耦接到所述锁存器输出的输入端和耦接到所述第三和第六晶体管的所述控制端子的输出端。
15.如权利要求11所述的集成电路，其中，所述预充电电路包括: 第一 P沟道晶体管，具有耦接到上供应电压节点的第一电流端子，具有耦接到所述第一预充电节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第一 N沟道晶体管，具有耦接到所述放电节点的第一电流端子，具有耦接到下供应电压节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子；以及 保持器电路，耦接在所述上供应电压节点和下供应电压节点之间，并且进一步耦接到所述第一预充电节点和所述时钟节点，其中，当所述时钟节点处于所述第二时钟状态时，所述保持器电路操作以维持所述第一预充电节点的状态。
16.如权利要求11所述的集成电路，其中，所述预充电电路包括: 第一 P沟道晶体管，具有耦接到上供应电压节点的第一电流端子，具有耦接到所述第二预充电节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第一 N沟道晶体管，具有耦接到所述第二预充电节点的第一电流端子，具有第二电流端子，并且具有耦接到所述第一预充电节点的控制端子； 反相器，具有耦接到所述时钟节点的输入端和耦接到所述第一 N沟道晶体管的所述第二电流端子的输出端；以及 保持器电路，耦接在所述供应电压节点和下供应电压节点之间，并且进一步耦接到所述第一和第二预充电节点和所述时钟节点，其中，在所述时钟节点转换到所述第二时钟状态后，所述保持器电路操作以转换所述第二预充电节点的状态到所述第一预充电节点的相反状态。
17.一种寄存数据的方法，包括: 当时钟信号处于第一时钟状态时，预充电第一预充电节点为高电位； 当至少一个数据输入不进行评估时，在时钟信号转换到第二时钟状态后，对至少一个数据输入进行评估并且维持所述第一预充电节点为高电位，并且当所述时钟信号转换到第二时钟状态且当至少一个数据输入进行评估时，将第一预充电节点放电为低电位； 当时钟信号处于第一时钟状态时，将第二预充电节点预充电为高电位； 在时钟信号转换到第二逻辑状态后，如果第一预充电节点保持高电位，则将第二预充电节点放电为低电位，否则维持第二预充电节点为高电位； 当时钟信号处于第一时钟状态时，锁存存储节点的状态，当时钟信号处于第二时钟状态时，将第二预充电节点的状态传递给存储节点；以及 依据第二预充电节点和存储节点的状态设置输出节点的状态。
18.如权利要求17所述的方法，其中，所述传递第二预充电节点的状态到存储节点包括: 反相时钟信号并且提供被反相的时钟信号； 导通耦接在第二预充电节点和存储节点之间、被时钟信号控制的第一传递晶体管； 导通耦接在第二预充电节点和存储节点之间、被反相时钟信号控制的第二传递晶体管；以及 当时钟信号处于第一时钟状态时，保持存储节点的状态。
19.如权利要求17所述的方法，进一步包括: 接收扫描使能输入； 当设置扫描使能输入时且当时钟信号转换到第二时钟状态时，通过强迫第一预充电节点放电到低电位来旁路数据评估；以及当设置扫描使能输入时，注入扫描数据输入代替第二预充电节点的状态，其中，当时钟信号处于第二时钟状态时，所述传递状态包括将扫描数据输入的状态传递给存储节点。
20.—种可扫描快速动态寄存器,包括: 数据和扫描使能电路，耦接在第一预充电节点和放电节点之间，并且接收至少一个数据输入和扫描使能输入，其中，当时钟节点从第一时钟状态转换到第二时钟状态时，以及当所述数据块进行评估或者当设置所述扫描使能输入时，所述数据和扫描使能电路将所述第一预充电节点拉到所述放电节点，否则不将所述第一预充电节点拉到所述放电节点； 预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点都预充到高电位，当所述时钟节点转换到所述第二时钟状态时，释放所述第一预充电节点并且将所述放电节点拉到低电位，并且所述时钟节点转换到所述第二时钟状态后，当所述第一预充电节点保持高电位时，将所述第二预充电节点放电到低电位； 选择电路，具有被耦接到所述第二预充电节点的第一输入端，具有耦接到扫描数据节点的第二输入端，并且具有被选择的输出端； 存储电路，具有接收所述被选择输出的存储输入端，并且具有耦接到存储节点的输出端，其中，当所述时钟节点处于所述第二时钟状态时，所述存储电路将所述被选择输出的状态传递到所述存储节点，并且其中，当所述时钟节点处于所述第一时钟状态时，所述存储电路保持所述存储节点的最后状态； 扫描使能电路，当设置所述扫描使能输入时并且当所述时钟节点处于所述第一时钟状态时，将扫描输入的状态传递到所述扫描数据节点，当取消设置所述扫描使能信号时并且当所述时钟节点处于所述第一时钟状态时，迫使所述扫描数据节点到高电位，并且当所述时钟节点处于所述第二时钟状态时，保持`述扫描数据节点的最后状态；以及 输出逻辑门，依据所述第二预充电节点和所述存储节点的状态驱动输出节点到一状态。
21.如权利要求20所述的可扫描快速动态寄存器，其中，所述数据和扫描使能电路包括: 数据块，耦接在所述第一预充电节点和所述放电节点之间，并且接收所述至少一个数据输入；以及 扫描使能电路，耦接在所述第一预充电节点和所述放电节点之间，并且接收所述扫描使能输入。
22.如权利要求21所述的可扫描快速动态寄存器，其中，所述扫描使能电路包括至少一个N沟道晶体管，具有耦接到所述第一预充电节点的第一电流端子，具有耦接到所述放电节点的第二电流端子，并且具有接收所述扫描使能输入的控制输入。
23.如权利要求21所述的可扫描快速动态寄存器，其中，所述数据块包括多个N沟道晶体管，其每一个被相对应的多个数据输入之一所控制，并且耦接到一起以执行预设逻辑功倉泛。
24.如权利要求20所述的可扫描快速动态寄存器，其中，所述选择电路包括AND类型逻辑门。
25.如权利要求20所述的可扫描快速动态寄存器，其中，所述存储电路包括透明锁存器，具有接收所述选择输出的锁存器输入端并且具有耦接到所述存储节点的锁存器输出端。
26.如权利要求25所述的可扫描快速动态寄存器，进一步包括: 反相器，具有耦接到所述时钟节点的输入端和耦接到反相时钟节点的输出端；以及 其中，所述透明锁存器包括第一和第二晶体管，其每一个具有耦接在所述锁存器输入端和所述锁存器输出端之间的一对电流端子，其中，所述第一晶体管具有耦接到所述时钟节点的控制输入，并且其中，所述第二晶体管具有耦接到所述反相时钟节点的控制输入。
27.如权利要求20所述的可扫描快速动态寄存器，其中，所述扫描使能电路包括: 扫描使能逻辑，具有接收所述扫描使能输入的第一输入端，具有接收所述扫描输入的第二输入端，并且具有输出；以及 第二存储电路，具有耦接到所述扫描使能逻辑的所述输出的存储输入端并且具有耦接到所述扫描数据节点的输出端，其中，当所述时钟节点处于所述第一时钟状态时，所述第二存储电路将所述扫描输入的状态传递到所述扫描数据节点，并且其中当所述时钟节点处于所述第二时钟状态时，所述第二存储电路保持所述扫描数据节点的最后状态。
28.如权利要求27所述的可扫描快速动态寄存器，其中，所述第二存储电路包括透明锁存器，具有耦接到所述扫描使能逻辑的所述输出的锁存器输入端并且具有耦接到所述扫描数据节点的锁存器输出端。
29.如权利要求28所述的可扫描快速动态寄存器，进一步包括: 反相器，具有耦接到 所述时钟节点的输入端和耦接到反相时钟节点的输出端；以及 其中，所述透明锁存器包括第一和第二晶体管，其每一个具有耦接在所述锁存器输入端和所述锁存器输出端之间的一对电流端子，其中，所述第一晶体管具有耦接到所述时钟节点的控制输入端，并且其中所述第二晶体管具有耦接到所述反相时钟节点的控制输入端。
30.一种集成电路，包括: 时钟节点和扫描使能节点，其中，所述扫描使能节点接收指示扫描模式的扫描使能信号；以及 至少一个可扫描快速动态锁存器，每一个包括: 数据和扫描使能电路，耦接在第一预充电节点和放电节点之间，并且接收至少一个数据输入端和具有接收所述扫描使能信号的扫描使能输入端，其中，当所述时钟节点从第一时钟状态转换到第二时钟状态时，或者当所述数据块赋值时或者当设置所述扫描使能信号时，所述数据和扫描使能电路将所述第一预充电节点拉到所述放电节点，否则不将所述第一预充电节点拉到所述放电节点； 预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点两者都预充到高电位，当所述时钟节点转换到所述第二时钟状态时，释放所述第一预充电节点并且将所述放电节点拉到低电位，并且在所述时钟节点转换到所述第二时钟状态后，只有所述第一预充电节点保持高电位时，将所述第二预充电节点放电到低电位； 选择电路，具有耦接到所述第二预充电节点的第一输入端，具有耦接到扫描数据节点的第二输入端，并且具有被选择的输出端； 存储电路，具有接收所述被选择输出的存储输入端和具有耦接到存储节点的输出端，其中，当所述时钟节点处于所述第二时钟状态时，所述存储电路将所述被选择输出的状态传递到所述存储节点，并且其中，当所述时钟节点处于所述第一时钟状态时，所述存储电路保持所述存储节点的最后状态； 扫描使能电路，当设置所述扫描使能输入并且当所述时钟节点处于所述第一时钟状态时，将扫描输入的状态传递到所述扫描数据节点，当取消设置所述扫描使能信号并且当所述时钟节点处于所述第一时钟状态时，迫使所述扫描数据节点到高电位，并且当所述时钟节点处于所述第二时钟状态时，保持所述扫描数据节点的最后状态；以及 输出逻辑门，基于所述第二预充电节点和所述存储节点的状态驱动输出节点到一状态。
31.如权利要求30所述的集成电路，进一步包括: 扫描输入节点和扫描输出节点； 其中，所述至少一个可扫描快速动态寄存器包括多个可扫描快速动态寄存器； 其中，将所述多个可扫描快速动态寄存器的第一个可扫描快速动态寄存器的扫描输入端耦接到所述扫描输入节点； 其中，将所述多个可扫描快速动态寄存器的最后一个可扫描快速动态寄存器的扫描输入端耦接到所述多个可扫描快速动态寄存器的前一个可扫描快速动态寄存器的输出节点；以及 其中，将所述多个可扫描快速动态寄存器的所述最后一个可扫描快速动态寄存器的输出节点耦接到所述扫描输出节点。
32.如权利要求31所述的集成电路，进一步包括至少一个组合逻辑块，每一个组合逻辑块具有耦接到所述多个可扫描快速动态寄存器的前一个可扫描快速动态寄存器的输出节点的输入端，并且每一个组合逻辑块具有耦接到所述多个可扫描快速动态寄存器的下一个可扫描快速动态寄存器的可扫描快速动态寄存器的至少一个数据输入端的相应一些数据输入的至少一个输出端。
33.如权利要求30所述的集成电路，其中，所述数据和扫描使能电路包括扫描使能电路，扫描使能电路耦接在所述第一预充电节点和所述放电节点之间，并且耦接到所述扫描使能节点。
34.如权利要求33所述的集成电路，其中，所述扫描使能电路包括至少一个N沟道晶体管，至少一个N沟道晶体管具有耦接到所述第一预充电节点的第一电流端子，具有耦接到所述放电节点的第二电流端子，并且具有耦接到所述扫描使能节点的控制输入端。
35.如权利要求30所述的集成电路，其中，所述选择电路包括AND类型逻辑门。
36.如权利要求30所述的集成电路，其中，所述扫描使能电路包括: 扫描使能逻辑，具有耦接到所述扫描使能节点的第一输入端，具有接收所述扫描输入的第二输入端，并且具有输出端；以及 第二存储电路，具有耦接到所述扫描使能逻辑的所述输出的存储输入端和具有耦接到所述扫描数据节点的输出端，其中，当所述时钟节点处于所述第一时钟状态时，所述第二存储电路将所述扫描输入的状态传递到所述扫描数据节点，并且其中，当所述时钟节点处于所述第二时钟状态时，所述第二存储电路保持所述扫描数据节点的最后状态。
37.如权利要求36所述的集成电路，其中，所述第二存储电路包括透明锁存器，透明锁存器具有耦接到所述扫描使能逻辑的所述输出的锁存器输入端，并且具有耦接到所述扫描数据节点的锁存器输出端。
38.如权利要求37所述的集成电路，进一步包括:反相器，具有耦接到所述时钟节点的输入端和耦接到反相时钟节点的输出端；以及其中，所述透明锁存器包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的每一个具有耦接在所述锁存器输入端和所述锁存器输出端之间的一对电流端子，其中，所述第一晶体管具有耦接到所述时钟节点的控制输入端，并且其中所述第二晶体管具有耦接到所述反相时钟节点的控制输入`端。
【文档编号】G11C19/28GK103714860SQ201410003842
【公开日】2014年4月9日 申请日期:2014年1月2日 优先权日:2013年4月24日
【发明者】伊慕兰·库瑞希 申请人:威盛电子股份有限公司