非易失性锁存电路和逻辑电路,以及使用其的半导体器件的制作方法

非易失性锁存电路和逻辑电路,以及使用其的半导体器件的制作方法
【专利摘要】非易失性锁存电路和逻辑电路以及使用其的半导体器件。非易失性锁存电路包括：具有环形结构的锁存部分，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输入；以及用于保持该锁存部分的数据的数据保持部分。在数据保持部分中，使用用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管作为开关元件。此外，包括了电连接至晶体管的源电极或漏电极的反相器。使用该晶体管，被保持在锁存部分中的数据可被写入反相器的栅极电容器或被独立提供的电容器。
【专利说明】非易失性锁存电路和逻辑电路，以及使用其的半导体器件
[0001] 本申请是申请日为2010年10月29日、申请号为"201080052404. 5"、发明名称为 "非易失性锁存电路和逻辑电路，以及使用其的半导体器件"的发明专利申请的分案申请。

【技术领域】
[0002] 此处公开的本发明涉及其中即使在电源关闭后存储数据的逻辑状态也不被擦除 的非易失性逻辑电路，以及使用该非易失性逻辑电路的半导体器件。特定地，此处公开的本 发明涉及非易失性锁存电路以及使用该非易失性锁存电路的半导体器件。

【背景技术】
[0003] 已经提出了其中集成有非易失性逻辑的集成电路，其中，向逻辑电路施加了 "非易 失性"特征，有此特征后，即使电源被关闭时数据也不被擦除。例如，使用铁电元件的非易失 性锁存电路已经被提出作为非易失性逻辑（见专利文献1)。
[0004] [参考文献]
[0005] [专利文献]
[0006] PCT 国际公开 No. 2003/044953


【发明内容】

[0007] 然而，使用铁电元件的非易失性锁存电路在重新写入次数和电压减少的可靠性方 面有问题。此外，铁电元件由施加至元件的电场所极化，且通过剩余极化来存储数据。然而， 当剩余极化较小时，可产生如下问题：变化的影响变得较大，且需要高准确度的读取电路。
[0008] 鉴于上述问题，本发明的实施例的目的在于提供新颖的非易失性锁存电路以及使 用该非易失性锁存电路的半导体器件。
[0009] 根据本发明的一个实施例的非易失性锁存电路包括：具有环形结构的锁存部分， 其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输 入；以及用于保持该锁存部分的数据的数据保持部分。在数据保持部分中，使用用氧化物半 导体作为用于形成沟道形成区的半导体材料的晶体管作为开关元件。此外，数据保持部分 包括反相器，其电连接至晶体管的源电极或漏电极。使用该晶体管，被保持在锁存部分中的 数据可被写入反相器的栅极电容器或被分开制备的电容器。进一步，使用该晶体管，可保持 被写入反相器的栅极电容器或被分开制备的电容器中的数据。
[0010] 换言之，根据本发明的一个实施例的非易失性锁存电路包括锁存部分和用于保持 锁存部分的数据的数据保持部分。数据保持部分包括晶体管和反相器。晶体管的沟道形成 区包括氧化物半导体层。晶体管的源电极和漏电极中的一个电连接至被提供有输出信号的 引线，晶体管的源电极和漏电极中的另一个电连接至反相器的输入，且反相器的输出电连 接至被提供有输入信号的引线。
[0011] 在上述非易失性锁存电路中，数据保持部分除了晶体管和反相器之外，可包括电 容器。可使用该电容器用于写入和保持在锁存部分中所保持的数据。电容器的电极中的一 个可被使用为电连接至晶体管的源电极和漏电极中另的一个。
[0012] 在上述非易失性锁存电路中，锁存部分包括第一元件和第二元件，且具有环形结 构，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件 的输入。此外，第一元件的输入电连接至被提供有输入信号的引线，且第一元件的输出电连 接至被提供有输出信号的引线。例如，反相器可用于第一元件和第二元件的每一个。可选 地，例如，NAND可用于第一元件，且钟控反相器可用于第二元件。
[0013] 在上述非易失性锁存电路中，晶体管具有将保持在锁存部分中的数据写入数据保 持部分中的反相器的栅极电容器或被分开制备的电容器中的功能。此外，晶体管具有保持 被写入数据保持部分中的反相器的栅极电容器或被分开制备的电容器中的数据的功能。
[0014] 在上述非易失性锁存电路中，使用包含用于沟道形成区的氧化物半导体层（用氧 化物半导体材料形成）的晶体管，即使在例如元件沟道宽度W为I X IO4 ii m且沟道长度L为 3 U m的情况下，可获得如下特性：常温下截止态电流为小于或等于I X KT13A ;且子阈值摆 幅（S值）为约0. lV/dec.(栅绝缘膜：100nm厚度）。因此，漏电流，S卩，在其中栅和漏电极 之间的电压为约〇的状态的截止态电流，远小于使用硅的晶体管的漏电流。相应地，使用包 含用于沟道形成区的氧化物半导体层的晶体管，其用作开关元件，即使在对于锁存电路的 电源电压的供给被停止之后，数据存储部分的电容器中累积的电荷也可没有任何变化地保 持存储。换言之，可没有任何变化地保持被写入数据保持部分中的数据。另外，在对锁存电 路的电源电压的供给再被开始之后，可读取被保持在数据保持部分中的数据。相应地，逻辑 状态可被恢复为电源电压的供给停止之前的逻辑状态。进一步，在温度特性中，即使在高温 下，截止态电流可足够低且导通状态电流可足够高。例如，在_25°C到150°C范围内获取数 据作为晶体管的VG-ID特性，其截止态电流、导通状态电流、迁移率、以及S值具有低的温度 依赖性。以此方式，本发明的实施例提供具有宽操作温度范围且即使在高温也可稳定地操 作的非易失性锁存电路，且其中即使在电源被关闭之后存储数据的逻辑状态也不被擦除。
[0015] 在上述非易失性锁存电路中，可通过使用该非易失性锁存电路而提供各种逻辑电 路。此外，可提供使用该逻辑电路的各种半导体器件。例如，在逻辑电路的多个电路块中， 可停止对于一个或多个未被使用的电路块的电源电压的供给。使用该非易失性锁存电路， 即使在对于电路块的电源电压的供给被停止之后，电路块的逻辑状态可被保持存储。另外， 在对于电路块的电源电压的供给再启动后，该被存储的逻辑状态可被读取。相应地，可将逻 辑状态恢复为电源电压的供给停止之前的逻辑状态。
[0016] 在上述非易失性锁存电路中，可使用下述材料中的任意作为氧化物半导体层： In-Ga-Zn-O 基材料；In-Sn-O 基材料；In-Sn-Zn-O 基材料；In-AI-Zn-O 基材料；Sn-Ga-Zn-O 基材料；Al-Ga-Zn-O基材料；Sn-Al-Zn-O基材料；In-Zn-O基金属氧化物；Sn-Zn-O基材料； Al-Zn-O基材料；In-O基材料；Sn-O基材料；以及Zn-O基材料。此外，该氧化物半导体层可 包括铟、镓以及锌。另外，氧化物半导体层中的氢浓度可被设置为小于或等于5X1019/cm3， 优选地小于或等于5 X 1018/cm3,更优选地小于或等于5 X IO1Vcm3,进一步优选地，小于或等 于IXlOlfVcm3，且甚至更优选地，小于lX1016/cm 3。进一步，氧化物半导体层中的载流子浓 度可被设置为小于I X 1014/cm3,优选地，小于I X IO1Vcm3，更优选地，小于I X 10n/Cm3。进 一步，晶体管的常温下截止态电流可被设置为小于或等于I X 10 - 13A。
[0017] 在上述非易失性锁存电路中，使用氧化物半导体的晶体管可以是底栅型、顶栅型、 底接触型、或顶接触型。底栅晶体管至少包括：位于绝缘表面上的栅电极；位于栅电极上的 栅绝缘膜；以及位于栅电极上的将成为沟道形成区的氧化物半导体层，栅绝缘膜夹在二者 之间。顶栅晶体管一个包括：位于绝缘表面上将成为沟道形成区的氧化物半导体层；位于 该氧化物半导体层上的栅绝缘膜；以及位于氧化物半导体层上的栅电极，栅绝缘膜夹在二 者之间。底接触晶体管包括位于源电极和漏电极上的将成为沟道形成区的氧化物半导体 层。顶接触晶体管包括位于将成为沟道形成区的氧化物半导体层上的源电极和漏电极。
[0018] 注意在本说明书等中，诸如"之上"和"之下"之类的术语并不必须分别表示在组 件之间的物理关系的描述中的"直接地之上"和"直接地之下"。例如，表达"位于栅绝缘层 之上的栅电极"可意味着这样的情况：栅绝缘层和栅电极之间有附加组件。术语"之上"和 "之上"仅被用于解释的便利，且它们可被互换，除非有其他规定。
[0019] 在本说明书等中，术语"电极"或"引线"不限制组件的功能。例如，可使用"电极" 作为部分的"引线"，且可使用"引线"作为部分的"电极"。此外，例如，术语"电极"或"引 线"还可表示多个"电极"和"引线"的组合。
[0020] 注意，在采用不同极性的晶体管的情况下，或在电路操作中电流方向改变的情况 下，"源极"和"漏极"的功能可变换。因此，在本说明书中，术语"源极"和"漏极"可彼此替 代。
[0021] 注意，在本说明书中，术语"电连接"包括组件通过具有任何电功能的物体连接的 情况。只要可在通过该物体连接的组件之间发射和接收电信号，对具有任何电功能的物体 就没有具体限制。
[0022] 具有任何电功能的物体的示例是诸如晶体管之类的开关元件、电阻器、电感器、电 容器、以及具有各种功能的元件以及电极和引线。
[0023] 根据本发明的实施例，使用将氧化物半导体用作用于形成沟道形成区的半导体材 料的晶体管（其用作数据保持部分的开关元件），可实现具有宽温度范围并即使在高温也 可稳定操作且其中即使在电源被关闭之后存储数据的逻辑状态也不被擦除的非易失性锁 存电路、或被提供有其中刷新时间段足够长的数据保持部分的锁存电路。由于通过晶体管 的开关而执行数据写入，重新写入的次数基本不受限制。此外，写入电压基本等于晶体管的 阈值电压；因此，晶体管可在低电压操作。例如，操作电压可设定为约IV或更小。进一步， 由于数据存储部分的晶体管中累积的电荷可被没有变化地保持，与使用剩余极化作为数据 的情况相比较，变化的影响较小且数据可被轻易地读取。
[0024] 通过使用该非易失性锁存电路可提供各种逻辑电路。例如，在使用该非易失性锁 存电路的逻辑电路中，可通过关闭未使用的块的电源减少功耗。此外，由于即使当电源被关 闭时逻辑状态被存储，可以以高速度和低功耗，当电源被打开时启动系统、或当电源被关闭 时中止系统。
[0025] 附图简述
[0026] 图IA和IB示出非易失性锁存电路的设置的示例。
[0027] 图2A和2B示出非易失性锁存电路的部件的设置的示例。
[0028] 图3A和3B是示出了非易失性锁存电路的元件的示例的截面图和平面图。
[0029] 图4A到4H示出用于制造非易失性锁存电路的元件的方法的示例。
[0030] 图5A到5G示出用于制造非易失性锁存电路的元件的方法的示例。
[0031] 图6A到6D示出用于制造非易失性锁存电路的元件的方法的示例。
[0032] 图7示出使用氧化物半导体的倒交错晶体管的截面图结构的示例。
[0033] 图8是沿图7中的A-A'截面的能带图（示意图）。
[0034] 图9A示出正电位（+Vg)被施加到栅极（Gl)的状态，而图9B示出负电位（_VG)被 施加到栅极（Gl)的状态。
[0035] 图10示出真空能级和金属的功函数（CtM)之间、以及真空能级和氧化物半导体的 电子亲和力（X)之间的关系。
[0036] 图11示出在娃（Si)中热载流子注入所需的能量。
[0037] 图12示出在In-Ga-Zn-O基氧化物半导体（IGZO)中热载流子注入所需的能量。
[0038] 图13示出在金刚砂（4H_SiC)中热载流子注入所需的能量。
[0039] 图14示出关于短沟道效应的设备模拟的结果。
[0040] 图15示出关于短沟道效应的设备模拟的结果。
[0041] 图16示出C-V特性。
[0042] 图17示出Ve和（1/C)2之间的关系。
[0043] 图18A和18B示出非易失性锁存电路的设置的示例。
[0044] 图19A示出非易失性锁存电路的设置的示例，且图19B示出非易失性锁存电路的 操作的示例。
[0045] 图20A示出非易失性锁存电路的设置的示例，且图20B示出非易失性锁存电路的 操作的示例。
[0046] 图21A示出非易失性锁存电路的设置的示例，且图21B示出非易失性锁存电路的 操作的示例。
[0047] 图22示出非易失性锁存电路的设置的示例。
[0048] 图23A到23F示出使用非易失性锁存电路的半导体器件的示例。
[0049] 图24示出非易失性锁存电路的设置的示例。
[0050] 图25A和25B示出评估非易失性锁存电路的结果的示例。
[0051] 附图标记解释
[0052] 100:衬底，102:保护层，104:半导体区，106:元件隔离绝缘层，108a:栅绝缘 层，IlOa:栅电极，112:绝缘层，114:杂质区，116:沟道形成区，118:侧壁绝缘层，120:高 浓度杂质区，122:金属层，124:金属化合物区，126:层间绝缘层，128:层间绝缘层，130a: 漏电极，130b:漏电极，130c:电极，132:绝缘层，134:导电层，136a:电极，136b:电 极，136c:电极，136d:栅电极，138:栅绝缘层，140:氧化物半导体层，142a:漏电极，142b: 漏电极，144:保护绝缘层，146:层间绝缘层，148:导电层，150a:电极，150b:电极，150c: 电极，150d:电极，150e:电极，152:绝缘层，154a:电极，154b:电极，154c:电极，154d: 电极，301:主体，302:外壳，303:显示部分，304:键盘，311:主体，312:指示笔，313:显 示部分，314:操作键，315:外部接口，320:电子书阅读器，321:外壳，323:外壳，325:显 示部分，327:显示部分，331:电源按钮，333:操作键，335:扬声器，337:铰链，340:外 壳，341:外壳，342:显示面板，343:扬声器，344:话筒，345:操作键，346:指向设备，347: 摄像头透镜，348:外部连接端子，349:太阳能电池，350:外部存储器槽，361:主体，363: 目镜部分，364:操作开关，365:显示部分B，366:电池，367:显示部分A，370:电视机，371: 外壳，373:显示部分，375:支架，377:显示部分，379:操作键，380:遥控器，400 :锁存电 路，400a:锁存电路，400b:锁存电路，401:数据保持部分，402 :晶体管，403:反相器，404: 电容器，405:开关，411:锁存部分，412:第一元件，413:第二元件，414:引线，415:引 线，420:晶体管，421:晶体管，431:开关，432:开关，501:n沟道晶体管，502:n沟道晶体 管，503:p沟道晶体管，504:p沟道晶体管，505:p沟道晶体管，506:p沟道晶体管。
[0053] 用于实现本发明的最佳模式
[0054] 在下文中，参考附图而描述本发明的实施例和示例。然而，本发明不限于以下描 述。本领域技术人员容易理解，实施方式和细节可以各种方式变化，只要不背离本发明的范 围和精神即可。因此，本发明不应被解释为限于以下诸实施例和示例的描述。在参考附图 描述本发明的结构中，在不同附图中使用表示相同组件的附图标记。
[0055] 注意，在一些情况下为了简单起见，实施例中的附图等所示的尺寸、层的厚度、和 每一结构的区域等被放大。因此，本发明的实施例不限于这种缩放比例。
[0056] 要注意，为了避免组件之间的混淆使用诸如"第一"、"第二"和"第三"的具有序数 的术语，这些术语并不在数量上限制组件。
[0057] [实施例1]
[0058] 在这个实施例中，将参考图IA和1B、图2A和2B、图3A和3B、图4A到4H、图5A到 5G、图6A到6D、图7、图8、图9A和9B、图10、图11、图12、图13、图14、图15、图16、以及图 17而描述作为此处公开的本发明的实施例的非易失性锁存电路的设置和操作的示例、用于 制造该非易失性锁存电路中所包括的元件的方法等。
[0059] 〈非易失性锁存电路的设置和操作〉
[0060] 图IA示出包含锁存部分411和用于保持锁存部分的数据的数据保持部分401的 非易失性锁存电路400的设置。图IB示出数据保持部分401的设置。
[0061] 图IA中的非易失性锁存电路400包括具有环形结构的锁存部分411和用于保 持锁存部分的数据的数据保持部分401。在具有环形结构的锁存部分411中，第一元件 (Dl) 412的输出电连接至第二元件（D2) 413的输入，且第二元件（D2) 413的输出电连接至第 一元件（Dl)412的输入。
[0062] 第一元件（Dl)412的输入电连接至被提供有该锁存电路的输入信号的引线414。 第一兀件（Dl) 412的输出电连接至被提供有该锁存电路的输出信号的引线415。
[0063] 当有多个第一元件（Dl)412输入时，其中一个输入可电连接至被提供有该锁存电 路的输入信号的引线414。当有多个第二元件（D2)413输入时，其中一个输入可电连接至第 一元件（Dl) 412的输出。
[0064] 可使用其中被输入的信号被反相且所获得的信号用作输出的元件作为第一元件 (Dl)412。例如，可使用反相器、NAND、N0R、或钟控反相器作为第一元件（Dl)412。可使用其 中被输入的信号被反相且所获得的信号用作输出的元件作为第二元件（D2) 413。例如，可使 用反相器、NAND、N0R、或钟控反相器作为第二元件（D2) 413。
[0065] 在数据保持部分401中，使用用氧化物半导体作为用于形成沟道形成区的半导体 材料的晶体管402作为开关元件。晶体管402的源电极和漏电极其中之一电连接至被提供 有输出信号的引线415。此外，数据保持部分401包括电容器404和反相器403,其各自电 连接至晶体管402的源电极和漏电极中的另一个。换言之，电容器404的电极中的一个和 反相器403的输入（输入端子）分别电连接至晶体管402的源电极和漏电极中的另一个。 电容器404的电极之一和反相器403的输入分别电连接至晶体管402的源电极和漏电极中 的另一个的节点被称为节点S。电容器404的另一个电极被提供有电位V。。
[0066] 此外，反相器403的输出电连接至被提供有输入信号的引线414。反相器403包 括晶体管420和晶体管421。晶体管420的源电极电连接至高电平电源电压VDD。晶体管 421的源电极电连接至低电平电源电压VSS。
[0067] 反相器403的设置不限于图IB中所示，且可包括，例如，如图2A中所示的n-沟道 晶体管420和n-沟道晶体管421。可选地，输出可被提供有缓冲器。进一步可选地，可使 用读出放大器电路替代反相器403。例如，可使用如图2B中所示的差分放大器类型的读出 放大器电路。如图2B中所示的差分放大器类型读出放大器电路包括n-沟道晶体管421、 n-沟道晶体管501、n-沟道晶体管502、、p-沟道晶体管503、p-沟道晶体管504、p-沟道晶 体管505、以及P-沟道晶体管506。不管哪一种情况，重要的是输入（输入端子）处于浮动 状态（高阻抗状态）。
[0068] 使用氧化物半导体的晶体管402具有将锁存部分411中所保持的数据写入数据保 持部分401中的电容器404和反相器403的栅极电容器的功能。此外，晶体管402具有保 持被写入数据保持部分401中的电容器404和反相器403的栅极电容器的数据的功能。 [0069] 将描述将锁存部分411中所保持的数据写入数据保持部分401的写入操作、以及 数据的保持、读取以及重新写入操作。首先，通过对晶体管402的栅电极提供晶体管402被 导通的电位而导通晶体管402。相应地，被保持在锁存部分中的数据，S卩，被提供有输出信 号的引线415的电位被提供给电容器404的电极中的一个以及反相器403的输入端子。作 为结果，与引线415的电位一致的电荷被累积在电容器404的电极中的一个中，以及反相器 403的栅极电容器中（这个操作对应于写入）。此后，晶体管402被以如此方式关闭：晶体 管402的栅电极的电位被设置为晶体管402被关闭的电位。相应地，累积于电容器404的 电极中的一个中，以及反相器403的栅极电容器中的电荷被保持（保持）。可通过读取电容 器404的其中一个电极的电位和反相器403的输入端子的电位来读取数据（这个操作对应 于读取）。数据的重写可以类似于数据的写入和保持的方式进行。
[0070] 可使用下述材料中的任意作为包括在晶体管402中的氧化物半导体层： In-Ga-Zn-O-基材料；In-Sn -O 基材料；In-Sn-Zn-O 基材料；In-Al-Zn-O 基材料； Sn-Ga-Zn-O基材料；Al-Ga-Zn-O基材料；Sn-Al-Zn-O基材料；In-Zn-O基金属氧化物； Sn-Zn-O基材料；Al-Zn-O基材料；In-O基材料；Sn-O基材料；以及Zn-O基材料。
[0071] 此处，氧化物半导体层优选地是通过充分移除诸如氢之类的杂质而被高度提纯的 氧化物半导体层。特定地，氧化物半导体层中的氢浓度可被设置为小于或等于5 X 1019/cm3， 优选地小于或等于5 X 1018/cm3,更优选地小于或等于5 X IO1Vcm3,进一步优选地，小于或等 于IXlOlfVcm3，且甚至更优选地，小于lX1016/cm 3。进一步，氧化物半导体层中的载流子浓 度可被设置为小于I X IO1Vcm3,优选地，小于I X IO1Vcm3，更优选地，小于I X IO1Vcm3。在 通过充分地降低氢浓度而被高度纯化的氧化物半导体层140中，当与一般硅晶片（向其添 加了微量的诸如磷或硼之类的杂质元素的硅晶片）中的载流子浓度（大约为IXlO1Vcm3) 相比较时其载流子浓度足够低。
[0072] 以此方式，通过使用通过充分地降低氢浓度而被高度提纯并被制成具有极低载流 子浓度的i-型氧化物半导体或基本为i-型氧化物半导体的氧化物半导体，可获得具有极 其良好的截止态电流特性的晶体管402。例如，即使在沟道宽度W是1 X 104 y m且沟道长度 L是3 ii m的元件的情况下，当被施加给漏电极的漏电压VD是+1V或+10V且施加给栅电极 的栅电压\范围在-5V到-20V范围内时，常温截止态电流是小于或等于1X1(T 13A。进一 步，在温度特性中，可获得即使在高温时截止态电流可足够低且导通状态电流可足够高的 晶体管。例如，在-25°C到150°C范围内获取数据作为晶体管的￥ (；-11)特性，其截止态电流、 导通状态电流、迁移率、以及S值具有低的温度依赖性。。注意，氧化物半导体层中的上述氢 浓度是通过SIMS (二次离子质谱法）测量的。
[0073] 注意，在氧化物半导体层中所包括的氧化物半导体并不被特定地限制，只要是非 单晶结构即可。可采用各种结构，诸如非晶结构、微晶（纳米晶等）结构、多晶结构、其中在 非晶材料中包括微晶或多晶的结构、或其中在非晶结构的表面处形成微晶或多晶的结构。
[0074] 以此方式，通过使用用通过充分减少氢浓度被被制成i_型氧化物半导体或具有 极低载流子浓度的基本i_型氧化物半导体的氧化物半导体的作为开关元件的晶体管402， 即使在对于锁存电路400的电源电压的供给被停止之后，在数据保持部分401中的电容器 404和反相器403的栅极电容器中累积的电荷可被持续保持达极长时间。换言之，被写入数 据保持部分401中的数据可被保持达极长时间。此外，在对于锁存电路400的电源电压的 供给再被开始之后，可读取被保持在数据保持部分401中的数据。相应地，逻辑状态可恢复 为电源电压的供给停止之前的逻辑状态。以此方式，通过使用用通过充分减少氢浓度被被 制成i_型氧化物半导体或具有极低载流子浓度的基本i_型氧化物半导体的氧化物半导体 的作为开关元件的晶体管402,可实现新颖的非易失性锁存电路，其具有较宽的操作温度范 围且即使在高温也可稳定地操作，且其中即使在电源被关闭之后存储数据的逻辑状态也不 被擦除。
[0075] 在非易失性锁存电路400的元件中，可使用氧化物半导体之外的材料作为晶体 管402之外的元件的半导体材料。可使用单晶硅、晶体硅等作为除了氧化物半导体之外的 材料。例如，可在包含半导体材料的衬底上提供晶体管402之外的元件。可使用硅晶片、 SOI (绝缘体上硅）衬底、在绝缘表面上的硅膜等作为包含半导体材料的衬底。使用除了氧 化物半导体之外的材料，可实现高速操作。
[0076] 进一步，在非易失性锁存电路400的元件中，使用氧化物半导体作为半导体材料 也可形成晶体管402之外的元件。
[0077]〈非易失性锁存电路的元件的平面结构和截面结构〉
[0078] 图3A和3B示出非易失性锁存电路的晶体管402和晶体管402之外的元件的结构 的示例。此处，作为晶体管402之外的元件，描述了数据保持部分401的反相器403中所包 括的晶体管421作为示例。晶体管402之外的元件可具有与晶体管421的结构一样或类似 的结构。诸如电容器404之类的元件可使用用于形成晶体管402的膜或用于形成晶体管 402之外的元件的膜而形成。图3A示出截面，且图3B示出平面图。此处，图3A对应于图 3B中所示的截面A1-A2和B1-B2。如图3A和3B所示，在下部中提供使用氧化物半导体以 外的材料的晶体管421、且在上部中提供使用氧化物半导体的晶体管402。
[0079] 晶体管421包括提供在包含半导体材料的衬底100中的沟道形成区116 ;杂质区 114和高浓度区120 (杂质区114和高浓度区120的组合可简单地称为杂质区），其形成为 沟道形成区116夹在其之间；位于沟道形成区116上的栅绝缘层108a ;位于栅绝缘层108a 上的栅电极ll〇a ;电连接到杂质区114的源或漏电极130a ;以及电连接到杂质区114的源 或漏电极130b。
[0080] 此处，侧壁绝缘层118形成在栅电极110a侧边上。另外，从平面上看，高浓度区120 被形成衬底100的在不与侧壁绝缘层118交迭的区域中，且金属化合物区124位于高浓度 区120上。进一步，在衬底100上形成元件隔离绝缘层106以围绕晶体管421，且形成层间 绝缘层126和层间绝缘层128以覆盖晶体管421。源或漏电极130a和源或漏电极130b通 过在层间绝缘层126和层间绝缘层128中形成的开口电连接至金属化合物区124。换言之， 源或漏电极130a和源或漏电极130b通过金属化合物区124电连接至高浓度区120和杂质 区114。进一步，以与源或漏电极130a和源或漏电极130b类似方式而被提供的电极130c 电连接至栅电极110。
[0081] 晶体管402包括位于层间绝缘层128上的栅电极136d ;位于栅电极136d上的栅 绝缘层138 ;位于栅绝缘层138上的氧化物半导体层140 ;以及位于氧化物半导体层140上 且电连接到氧化物半导体层140的源电极或漏电极142a和源电极或漏电极142b。
[0082] 此处，形成栅电极136d以使其被嵌入在位于层间绝缘层128上的绝缘层132中。 进一步，类似于栅电极136d，形成电极136a、136b、以及电极136c以和源或漏电极130a、源 或漏电极130b、以及电极130c分别相接触。
[0083] 保护绝缘层144形成在晶体管402上，从而与氧化物半导体层140的一部分接触。 在保护绝缘层144上形成层间绝缘层146。此处，保护绝缘层144和层间绝缘层146被提供 有达到源或漏电极142a和源或漏电极142b的开口。电极150d和电极150e通过此开口与 源电极或漏电极142a、以及源电极或漏电极142b接触。在电极150d和150e形成的同时， 电极150a、电极150b、以及电极150c被形成为分别通过在栅绝缘层138、保护绝缘层144、 以及层间绝缘层146中的开口与电极136a、电极136b、以及电极136c接触。
[0084] 此处，氧化物半导体层140优选地是通过充分移除诸如氢之类的杂质而被高度提 纯的氧化物半导体层。特定地，氧化物半导体层140中的氢浓度可被设置为小于或等于 5 X 1019/cm3,优选地小于或等于5 X 1018/cm3,更优选地小于或等于5 X 1017/cm3,进一步优选 地，小于或等于1 X 1016/cm3,且甚至更优选地，小于1 X 1016/cm3。进一步，氧化物半导体层 140中的载流子浓度可被设置为小于1 X 1014/cm3,优选地，小于1 X 1012/cm3,更优选地，小于 IX 10n/cm3。在通过充分地降低氢浓度而被高度提纯的氧化物半导体层140中，当与一般 硅晶片（向其添加了微量的诸如磷或硼之类的杂质元素的硅晶片）中的载流子浓度（大约 为lX10 14/cm3)相比较时其载流子浓度足够低。以此方式，通过使用通过充分地降低氢浓 度而被高度提纯并被制成具有极低载流子浓度的i_型氧化物半导体或基本为i_型氧化物 半导体的氧化物半导体，可获得具有极其良好的截止态电流特性的晶体管402。例如，即使 在沟道宽度W是1 X 104 ii m且沟道长度L是3 ii m的元件的情况下，当被施加给漏电极的漏 电压是+1V或+10V且施加给栅电极的栅电压范围在-5V到-20V范围内时，在常温时的截 止态电流是小于或等于1X10 _13A。注意，氧化物半导体层中的氢浓度通过SIMS (二次离子 质谱法）来测量。
[0085] 在层间绝缘层146上形成绝缘层152。形成电极154a、电极154b、以及电极154c 从而其被嵌在层间绝缘层152中。此处，电极154a与电极150a相接触、电极154b与电极 150b相接触、电极154c与电极150c相接触、且电极154d与电极150d相接触。
[0086] 即，在图3A和3B中的非易失性锁存电路的元件中，晶体管421的栅电极110a通 过电极130c、电极136c、电极150c、电极154c、以及电极150d电连接至晶体管402的源或 漏电极142a。
[0087]〈用于制造非易失性锁存电路的元件的方法〉
[0088] 接着，将描述用于制造非易失性锁存电路的元件的方法的示例。首先，在下文中将 参考图4A至4H来描述用于制造位于下部中的晶体管421的方法，并且随后将参考图5A至 5G以及图6A至6D来描述用于制造位于上部中的晶体管402的方法。
[0089]〈用于制造下部中的晶体管的方法〉
[0090] 首先，制备包含半导体材料的衬底100 (参见图4A)。可使用硅、碳化硅等的单晶半 导体衬底；微晶半导体衬底；硅锗等的化合物半导体衬底；SOI衬底等作为包含半导体材料 的衬底100。此处，描述了使用单晶硅衬底作为包含半导体材料的衬底100的情况。注意， 一般，术语"SOI衬底"指的是在其绝缘表面上具有硅半导体层的衬底。在本文说明书等中， 术语"SOI衬底"还表示一种衬底，其具有在其绝缘表面上的使用除硅以外材料的半导体层。 即，"SOI衬底"中所包括的半导体层不限于硅半导体层。SOI衬底的示例包括在其诸如玻 璃之类的绝缘衬底上具有半导体层、在半导体层和绝缘衬底之间有绝缘层的衬底。
[0091] 用于形成元件隔离绝缘层的掩模的保护层102被形成于衬底100之上（见图4A)。 氧化硅、氮化硅、氮氧化硅等的绝缘层可被用作保护层102。注意，在该步骤之前和之后，可 将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100以控制晶体 管的阈值电压。当衬底100中所包含的半导体材料是硅时，可使用例如磷、砷等作为赋予 n-型导电率的杂质。例如，可使用硼、铝、镓等作为赋予p-型导电率的杂质。
[0092] 接着，利用上述保护层102作为掩模，通过蚀刻来移除衬底100的不被覆盖保护层 102的区域（暴露区域）的部分。由此，形成孤立的半导体区104(参见图4B)。优选地执 行干法蚀刻作为蚀刻，不过可执行湿法蚀刻。可根据要蚀刻的层的材料来适当地选择蚀刻 气体和蚀刻剂。
[0093] 接着，形成绝缘层从而覆盖半导体区104,且选择性地移除与半导体区104交迭的 绝缘层的区，从而形成元件隔离绝缘层106 (见图4B)。使用氧化硅、氮化硅、氮氧化硅等形 成绝缘层。用于移除绝缘层的方法包括蚀刻、诸如CMP之类的抛光、等，且这些的任意都适 用。注意，在形成半导体区104之后或形成元件隔离绝缘层106之后，移除保护层102。
[0094] 接着，在半导体区104上形成绝缘层，并且在绝缘层上形成包含导电材料的层。
[0095] 由于绝缘层后来用作栅绝缘层，因此绝缘层优选具有使用通过CVD法、溅射法等 所形成的包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜的单层结构或层叠 结构。可选地，绝缘层可通过经高密度等离子体处理或热氧化处理来氧化或氮化半导体区 104的表面而被形成。可使用例如诸如He、Ar、Kr、或Xe之类的稀有气体以及诸如氧、氧化 氮、氨、氮、氢之类的气体的混合气体执行高密度等离子体处理。对绝缘层的厚度没有具体 限制；例如，绝缘层的厚度可以在大于或等于lnm且小于或等于100nm的范围内。
[0096] 可使用诸如铝、铜、钛、钽或钨之类的金属材料形成含有导电材料的层。可选地，含 有导电材料的层可使用诸如含有导电材料的多晶硅的半导体材料而被形成。对用于形成 包含导电材料的层的方法没有具体限制，可采用各种膜形成方法，诸如蒸镀法、CVD法、溅射 法、和旋涂法。注意在这个实施例中，描述了使用金属材料形成含有导电材料的层的情况。
[0097] 此后，选择性地蚀刻绝缘层以及包含导电材料的层，从而形成栅绝缘层108a和栅 电极110a (参见图4C)。
[0098] 接着，形成覆盖栅电极110a的绝缘层112(参见图4C)。然后，通过将磷（P)、砷 (As)等添加到半导体区104来形成具有浅结深度的杂质区114(参见图4C)。注意，此处添 加了磷或砷以形成n沟道晶体管；然而，在形成p沟道晶体管的情况下，可添加诸如硼（B) 或铝（A1)之类的杂质元素。在形成杂质区114的情况下，在栅绝缘层108a下方的半导体 区104中形成沟道形成区116 (参见图4C)。在此，可适当地设置所添加杂质的浓度；优选 的，在半导体元件的尺寸极大地减小时增加该浓度。在此采用其中在形成绝缘层112之后 形成杂质区114的步骤；替换地，可在形成杂质区114之后形成绝缘层112。
[0099] 接着，形成侧壁绝缘层118 (参见图4D)。当绝缘层被形成为覆盖绝缘层112、并且 随后进行高度各向异性的蚀刻时，侧壁绝缘层118可以自对准方式形成。此时，优选的，部 分地蚀刻绝缘层112,以使暴露出栅电极110a的顶面和杂质区114的顶面。
[0100] 接着，绝缘层被形成为覆盖栅电极110a、杂质区114、侧壁绝缘层118等。接着，磷 (P)、砷（As)等被添加到与杂质区114接触的区域，从而形成高浓度杂质区120。此后，去除 绝缘层，并且金属层122被形成为覆盖栅电极110a、侧壁绝缘层118、高浓度杂质区120等 (参见图4E)。可采用诸如真空蒸镀法、溅射法、或旋涂法之类的各种膜形成方法来形成金 属层122。优选使用与半导体区104中所包括的半导体材料反应以成为低电阻金属化合物 的金属材料来形成金属层122。这种金属材料的示例是钛、钽、钨、镍、钴、以及钼。
[0101] 接着，进行热处理以使金属层122与半导体材料反应。由此，形成与高浓度杂质区 120接触的金属化合物区124(参见图4F)。注意，当使用多晶硅等来形成栅电极110a时， 同样在栅电极ll〇a的与金属层122相接触的区域中形成金属化合物区。
[0102] 例如，可采用闪光灯的照射来作为热处理。尽管不用说可使用另一种热处理方法， 优选地使用通过该方法可实现极短时间的热处理的方法，从而改进金属化合物的形成中的 化学反应的可控制性。注意，金属化合物区通过金属材料和半导体材料反应而形成，并且具 有足够高的导电性。形成金属化合物区可适当地减小电阻，并且改进元件特性。注意，在形 成金属化合物区124之后去除金属层122。
[0103] 然后，形成层间绝缘层126和层间绝缘层128以覆盖在以上步骤中形成的组件 (参见图4G)。可使用诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类无机绝 缘材料来形成层间绝缘层126和层间绝缘层128。此外，还可使用诸如聚酰亚胺或丙烯酸之 类的有机绝缘材料来形成层间绝缘层126和层间绝缘层128。注意，在此采用层间绝缘层 126和层间绝缘层128的双层结构；然而，层间绝缘层的结构不限于该结构。在形成层间绝 缘层128之后，优选通过CMP、蚀刻等来平面化层间绝缘层128的表面。
[0104] 然后，在层间绝缘层中形成到达金属化合物区124的开口，并且在这些开口中形 成源或漏电极130a以及源或漏电极130b (参见图4H)。源或漏电极130a和源或漏电极 130b可以例如在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻、 CMP等来去除导电层的一部分的方式形成。
[0105] 注意，在通过去除导电层的一部分来形成源或漏电极130a和源或漏电极130b的 情况下，优选执行该工艺以使表面平面化。例如，当在包括开口的区域中形成钛薄膜或氮化 钛薄膜、并且随后钨膜被形成为嵌入开口时，去除过量的钨、钛、氮化钛等，并且可通过后续 的CMP来改进薄膜的平面度。当包括源或漏电极130a和源或漏电极130b的表面以此方式 平面化时，可在后来的步骤中顺利地形成电极、引线、绝缘层、半导体层等。
[0106] 注意，在此仅示出与金属化合物区124接触的源或漏电极130a和源或漏电极 130b ;然而，也可在该步骤中形成与栅电极110a(例如，图3A中的电极130c)等接触的电 极。对于源或漏电极130a和源和漏电极130b所用的材料没有特殊限制，各种导电材料都 可被使用。例如，可使用诸如钥、钛、铬、钽、钨、铝、铜、钕、或钪之类的导电材料。
[0107] 通过以上步骤，形成使用包含半导体材料的衬底100的晶体管421。注意，也可在 以上步骤之后形成电极、引线、绝缘层等。当引线具有包括层间绝缘层和导电层的层叠结构 的多层结构时，可提供高度集成的半导体器件。
[0108] 〈用于制造上部中的晶体管的方法〉
[0109] 接着，将参考图5A至5G以及图6A至6D来描述用于制造层间绝缘层128之上的 晶体管402的步骤。注意，图5A至5G以及图6A至6D示出用于制造层间绝缘层128上的 电极、晶体管402等的步骤；因此，省略置于晶体管402下的晶体管421等。
[0110] 首先，在层间绝缘层128、源或漏电极130a、源或漏电极130b、以及电极130c上形 成绝缘层132 (见图5A)。绝缘层132可通过PVD法、CVD法等形成。可使用诸如氧化硅、氮 氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类无机绝缘材料来形成绝缘层132。
[0111] 接着，在绝缘层132中形成达到源或漏电极130a、源或漏电极130b、以及电极130c 的开口。此时，同样在后来要形成栅电极136d的区域中形成开口。然后，导电层134被形 成为嵌入这些开口（参见图5B)。这些开口可通过诸如使用掩模的蚀刻之类的方法来形成。 该掩模可通过诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可被用作该 蚀刻；干法蚀刻优选在微型制造方面使用。可通过诸如PVD法或CVD法之类的膜形成方法 来形成导电层134。例如，可使用诸如钥、钛、铬、钽、钨、铝、铜、钕、或钪、或者这些材料中的 任一种的合金或化合物（例如，氮化物）之类的导电材料来形成导电层134。
[0112] 更具体地，可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过 CVD法形成氮化钛薄膜、并且随后钨膜被形成为嵌入开口的方法。在此，通过PVD法形成的 钛膜具有在与绝缘层132的界面处减小氧化膜以减小与下电极（在此，源或漏电极130a、源 或漏电极130b、电极130c等）的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有防 止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
[0113] 在形成导电层134之后，通过蚀刻、CMP等去除导电层134的一部分，从而露出绝 缘层132,并且形成电极136a、电极136b、电极136c、以及栅电极136d(参见图5C)。注意， 当通过去除导电层134的一部分来形成电极136a、电极136b、电极136c、以及栅电极136d 时，优选执行该工艺以使这些表面平面化。当绝缘层132,电极136a、电极136b、电极136c、 以及栅电极136d以此方式平面化时，可在后来的步骤中顺利地形成电极、引线、绝缘层、半 导体层等。
[0114] 接着，栅绝缘层138被形成为覆盖绝缘层132,电极136a、电极136b、电极136c、以 及栅电极136d(参见图OT)。栅绝缘层138可通过CVD法、溅射法等形成。优选使用氧化 硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成栅绝缘层138。注意，栅绝 缘层138可具有单层结构或层叠结构。例如，通过使用硅烷（SiH4)、氧气、以及氮气作为源 气的等离子体CVD法，可使用氧氮化硅来形成栅绝缘层138。对栅绝缘层138的厚度没有 具体限制；例如，栅绝缘层138的厚度可以是大于或等于10nm且小于或等于500nm。在采 用层叠结构的情况下，例如，栅绝缘层138优选是具有厚度为大于或等于50nm且小于或等 于200nm的第一栅绝缘层、以及在第一栅绝缘层上的具有厚度为大于或等于5nm且小于或 等于300nm的第二栅绝缘层的叠层。
[0115] 注意，通过去除杂质而变成本征或基本本征的氧化物半导体（高度提纯的氧化物 半导体）相当易受界面能级和界面电荷的影响；因此，当这种氧化物半导体用于氧化物半 导体层时，与栅绝缘层的界面是重要的。换句话说，与高度提纯的氧化物半导体层接触的栅 绝缘层138需要具有高质量。
[0116] 例如，优选通过使用微波（2.45GHz)的高密度等离子体CVD法来形成栅绝缘层 138,因为栅绝缘层138可以是致密的并且具有高耐压和高质量。当高度提纯的氧化物半导 体层和高质量的栅绝缘层彼此紧密地接触时，可降低界面能级，并且可获取良好的界面特 性。
[0117] 毋庸赘言，即使当使用高度纯化的氧化物半导体层时，也可采用诸如溅射法或等 离子体CVD法之类的另一种方法，只要可形成高质量的绝缘层作为栅绝缘层即可。此外，有 可能使用其质量和界面特性通过在形成绝缘层之后进行的热处理而得以改进的绝缘层。在 任何情况下，形成绝缘层作为绝缘层138,此绝缘层具有作为绝缘层138的良好的膜质量， 且可减小与氧化物半导体层的界面能级密度以形成优良界面。
[0118] 在85°C以及2X106V/cm下的12小时的栅极偏压温度应力测试（BT测试）中，如 果将杂质添加到氧化物半导体，则通过高电场（B :偏压）和高温（T :温度）来切断杂质和氧 化物半导体的主要组分之间的键，并且所生成的悬空键导致阈值电压（Vth)的偏移。
[0119] 相反，当如上所述氧化物半导体的杂质（尤其是氢和水）减小到最小值、且使氧化 物半导体和栅绝缘层之间的界面特性成为良好时，可获取通过BT测试而稳定的晶体管。
[0120] 接着，氧化物半导体层在栅绝缘层138上形成，并且通过诸如使用掩模的蚀刻之 类的方法来处理，从而形成岛状氧化物半导体层140 (参见图5E)。
[0121] 作为氧化物半导体层，优选使用In-Ga-Zn-0基氧化物半导体层、In-Sn-Zn-0 基氧化物半导体层、In-Al-Zn-0基氧化物半导体层、Sn-Ga-Zn-0基氧化物半导体层、 Al-Ga-Zn-0基氧化物半导体层、Sn-Al-Zn-0基氧化物半导体层、In-Zn-0基氧化物半导体 层、Sn-Zn-0基氧化物半导体层、Al-Zn-0基氧化物半导体层、In-0基氧化物半导体层、Sn-0 基氧化物半导体层、或Zn-0基氧化物半导体层。在本实施例中，通过使用用In-Ga-Zn-0基 金属氧化物靶的溅射法来形成非晶氧化物半导体层作为该氧化物半导体层。注意，由于可 通过将硅添加到非晶氧化物半导体层来抑制非晶氧化物半导体层的结晶，因此例如可使用 包含大于或等于2wt%且小于或等于10wt%的Si0 2的靶来形成氧化物半导体层。
[0122] 例如，可使用包含氧化锌作为其主要组分的金属氧化物靶来作为用于通过溅射 法形成氧化物半导体层的靶。此外，例如，可使用包含In、Ga以及Zn的金属半导体靶 (In 203:Ga203:Zn0的组分比=1:1:1 [摩尔比])。此夕卜，也可使用具有组分比In203:Ga20 3:Zn0 =1:1:2(摩尔比）的祀、或者具有组分比In203:Ga 203:Zn0 = 1:1:4(摩尔比）的祀来作为 包含In、Ga、以及Zn的金属氧化物靶。金属氧化物靶的填充率为大于或等于90%且小于或 等于100%，优选为大于或等于95% (例如，99. 9%)。通过使用具有高填充率的金属氧化 物靶来形成致密的氧化物半导体层。
[0123] 其中形成氧化物半导体层的气氛优选是稀有气体（通常是氩）气氛、氧气氛、或者 包含稀有气体（通常是氩）和氧的混合气氛。具体地，优选使用例如将诸如氢、水、羟基、或 氢化物之类的杂质去除到几ppm或更低（优选，几ppb或更低）的浓度的高纯度气体。
[0124] 在形成氧化物半导体层时，将衬底保持在维持在减小的压力的处理室中，并且衬 底温度被设定为大于或等于l〇〇°C且小于或等于600°C，优选为大于或等于200°C且小于或 等于400°C。氧化物半导体层在加热衬底时形成，从而可降低氧化物半导体层中的杂质浓 度。此外，减少因溅射造成的损坏。然后，在去除处理室中剩余的水分时将去除了氢和水的 溅射气体引入处理室，并且使用金属氧化物作为靶来形成该氧化物半导体层。优选使用捕 集真空泵来去除处理室中剩余的水分。例如，可使用低温泵、离子泵、或钛升华泵。排气单 元可以是设置有冷阱的涡轮泵。在用低温泵排空的成膜腔室中，去除氢原子、诸如水（H 20) 之类的包含氢原子的化合物（并且还更优选包含碳原子的化合物）等，由此可降低在成膜 腔室中形成的氧化物半导体层中所包含的杂质的浓度。
[0125] 氧化物半导体层可在以下条件下形成，例如：衬底和靶之间的距离是100mm，压力 是〇.6Pa，直流（DC)电源是0. 5kW，且气氛是氧气（氧的流速的比例是100%)。注意，优选 地使用脉冲直流（DC)电源，因为可减少灰尘且厚度是均匀的。氧化物半导体层的厚度为大 于或等于2nm且小于或等于200nm、优选为大于或等于5nm且小于或等于30nm。注意，由于 适当的厚度根据氧化物半导体材料而不同，厚度根据要使用的材料适当地设置。
[0126] 注意，在通过溅射法形成氧化物半导体层之前，优选地通过引入氩气并生成等离 子体的反溅射来去除栅绝缘层138的表面上的灰尘。在此，不同于离子与溅射靶碰撞的正 常溅射，反溅射是离子与要处理的表面碰撞以使该表面改性的方法。用于使离子与要处理 的表面碰撞的方法的示例是其中将高频电压施加到将要在氩气氛中被处理的表面、从而在 衬底附近生成等离子体的方法。注意，可使用氮、氦、氧等气氛来代替氩气氛。
[0127] 可采用干法蚀刻或湿法蚀刻作为氧化物半导体层的蚀刻方法。毋庸赘言，干法蚀 刻和湿法蚀刻可组合使用。蚀刻条件（例如，蚀刻气体或蚀刻剂、蚀刻时间、以及温度）根 据材料适当地设定，从而可将氧化物半导体层蚀刻成期望形状。
[0128] 用于干法蚀刻的蚀刻气体的示例是含氯气体（诸如氯气（Cl2)、氯化硼（BC1 3)、氯 化硅（SiCl4)、或四氯化碳（CC14)之类的氯基气体）。另外，可使用含氟气体（诸如四氟化 碳（CF 4)、六氟化硫（SF6)、三氟化氮（NF3)、或三氟甲烷（CHF3)之类的氟基气体）；溴化氢 (HBr);氧气（0 2)、添加了诸如氦（?)或氩（Ar)之类的稀有气体的这些气体中的任一种等。
[0129] 可使用平行板RIE (反应离子蚀刻）法或ICP (感应耦合等离子体）蚀刻法作为干 法蚀刻法。为了将氧化物半导体层蚀刻成期望形状，适当地设置蚀刻条件（例如，施加到线 圈状（coiled)电极的电功率量、施加到衬底侧上的电极的电功率量、以及衬底侧上的电极 温度）。
[0130] 可使用磷酸、醋酸、以及硝酸的混合溶液、氨双氧水混合物（氨、双氧水、水的混 合物）等作为用于湿法蚀刻所使用的蚀刻剂。还可使用诸如IT007N(由KANT0化学公司 (KANTO CHEMICAL CO.，INC.)生产）之类的蚀刻剂。
[0131] 然后，优选对氧化物半导体层进行第一热处理。可通过第一热处理来对氧化物半 导体层进行脱水或脱氢。第一热处理的温度是大于等于300小于等于750°C，优选地高于或 等于400°C且低于衬底的应变点。例如，衬底被引入其中使用电阻加热元件等的电炉，并且 氧化物半导体层140在450°C下在氮气氛下进行热处理达1小时。氧化物半导体层140在 热处理期间不暴露于空气，从而可防止水和氢进入。
[0132] 热处理装置不限于电炉，并且可以是用于通过来自诸如经加热气体之类的介质 的热传导或热辐射对将要被处理的物体加热的装置。例如，可使用诸如气体快速热退火 (GRTA)装置或灯快速热退火（LRTA)装置之类的快速热退火（RTA)装置。LRTA装置是用于 通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光 (电磁波）辐射来对要处理对象加热的装置。GRTA装置是用于使用高温气体来进行热处理 的装置。可使用不与将被通过热处理进行处理的物体反应的惰性气体（例如，氮或诸如氩 之类的稀有气体）作为该气体。
[0133] 例如，作为第一热处理，GRTA工艺可如下地进行。将衬底放在已加热到650°C至 700°C高温的惰性气体中，加热几分钟，并从惰性气体中取出。GRTA工艺实现短时间的高温 热处理。此外，即使当温度超过衬底的应变点时也可采用GRTA工艺，因为它是短时间的热 处理。
[0134] 注意，第一热处理优选在包含氮气或稀有气体（例如，氦、氖、或氦）作为其主 要成分且不包含水、氢等的气氛下进行。例如，被引入热处理装置的氮气、或者诸如氦 气、氖气、或氦气之类的稀有气体的纯度大于或等于6N(99. 9999% )、优选大于或等于 7N(99. 99999% )(即，杂质浓度小于或等于lppm、优选小于或等于0? lppm)。
[0135] 在第一热处理中使用电炉的情况下，当第一热处理温度下降时气氛可被改变。例 如，在热处理过程中使用诸如氮之类的惰性气体或诸如氦、氖或氩之类的稀有气体作为气 氛，且当热处理温度下降时气氛被转换为含氧的气氛。可使用氧气或氧气与氮气的混合 气体作为含氧的气氛。在采用含氧的气氛的情况下，优选的是该气氛不含水、氢等。可选 地，所使用的氧气或氮的纯度优选地为大于或等于6N(99. 9999% )，更优选地，大于或等于 7N (99. 99999 % )(即，杂质浓度小于或等于lppm，优选地，小于或等于0? lppm)。
[0136] 在一些情况下，取决于第一热处理的条件或氧化物半导体层的材料，氧化物半导 体层可被结晶为微晶或多晶。例如，在一些情况下，氧化物半导体层变成结晶度为90%或更 大、或者80%或更大的微晶氧化物半导体层。进一步，在一些情况下，取决于第一热处理的 条件和氧化物半导体的材料，氧化物半导体层变为不含结晶组分的非晶氧化物半导体膜。
[0137] 此外，在一些情况下，氧化物半导体层变成其中将微晶（其颗粒尺寸为大于等于 lnm小于等于20nm、通常为大于等于2nm小于等于4nm)混合到非晶氧化物半导体（例如， 氧化物半导体层的表面）中的层。
[0138] 可通过在非晶半导体中对齐微晶来改变氧化物半导体层的电特性。例如，当通过 In-Ga-Zn-0基金属氧化物靶形成氧化物半导体层时，可通过形成其中使具有电各向异性的 In 2Ga2Zn07的晶粒对齐的微晶部分来改变氧化物半导体层的电特性。
[0139] 更具体地，例如，当晶粒被排列成In2Ga2Zn0 7的c轴与氧化物半导体层的表面垂直 时，可改进在与氧化物半导体层的表面平行的方向上的导电性，并且可改进在与氧化物半 导体层的表面垂直的方向上的绝缘性质。此外，这种微晶部分具有抑制诸如水或氢之类的 杂质进入氧化物半导体层的功能。
[0140] 注意，可通过GRTA工艺对氧化物半导体层的表面加热来形成包括微晶部分的氧 化物半导体层。此外，氧化物半导体层可以更优选的方式通过使用其中Zn的量小于In或 Ga的量的溅射靶来形成。
[0141] 可对尚未处理成岛状氧化物半导体层140的氧化物半导体层进行氧化物半导体 层140的第一热处理。在此情况下，在第一热处理之后，从加热装置中取出衬底，并且执行 光刻步骤。
[0142] 注意，上述热处理可因其对氧化物半导体层140的脱水或脱氢效果而被称为脱水 处理、脱氢处理等。例如，可在形成氧化物半导体层之后、在氧化物半导体层140上堆叠源 电极或漏电极之后、或者在源电极或漏电极上形成保护绝缘层之后进行这种脱水处理或脱 氢处理。这种脱水处理或脱氢处理可进行一次或多次。
[0143] 接着，源或漏电极142a、以及源或漏电极142b被形成为与氧化物半导体层140接 触（参见图5F)。源或漏电极142a和源或漏电极142b可用如下方式形成：形成导电层以 覆盖氧化物半导体层140,并且随后选择性地蚀刻导电层。
[0144] 导电层可通过诸如溅射法之类的PVD(物理气相沉积）法、或者诸如等离子体 CVD法之类的CVD(化学气相沉积）法形成。作为导电层的材料，可使用：从铝、铬、铜、钽、 钛、钥、及钨中选出的元素；含有任何这些元素作为组分的合金等。此外，可使用从锰、镁、 锆、铍、以及钍中选择的一种或多种材料替代上述材料。还有可能使用与从钛、钽、钨、钥、 铬、钕、以及钪中选择的一种或多种元素组合的铝。导电层可具有单层结构、或者包含两层 或更多层的层叠结构。例如，导电层可具有含硅的铝膜的单层结构、其中在铝膜上堆叠钛 膜的双层结构、或者其中钛膜、铝膜、以及钛膜按该次序堆叠的三层结构。可选地，可使用 In-Ga-Zn-0-基氧化物导电膜、In-Sn-0-基氧化物导电膜、In-Sn-Zn-0-基氧化物导电膜、 In-Al-Zn-0基氧化物导电膜、Sn-Ga-Zn-0-基氧化物导电膜、Al-Ga-Zn-0-基氧化物导电 膜、Sn-Al-Zn-0基氧化物导电膜、In-Zn-0-基氧化物导电膜、Sn-Zn-0-基氧化物导电膜、 Al-Zn-0-基氧化物导电膜、In-0-基氧化物导电膜、Sn-0-基氧化物导电膜、或Zn-0-基氧 化物导电膜。在那个情况下，与氧化物半导体层140的材料相比，优选地使用其导电率较高 或其电阻率较低的材料。通过载流子浓度的增加可增加氧化物导电膜的导电率。通过氢浓 度的增加可增加氧化物导电膜的载流子浓度。进一步，通过缺氧的增加可增加氧化物导电 膜的载流子浓度。
[0145] 在此，紫外光、KrF激光、或ArF激光优选用于在形成用于蚀刻的掩模时的曝光。
[0146] 晶体管的沟道长度（L)由源或漏电极142a的下端部与源或漏电极142b的下端部 之间的距离来确定。注意，在执行曝光以使沟道长度（L)小于25nm的情况下，用其波长极 短（几纳米至几十纳米）的远紫外线来进行用于形成掩模的曝光。用远紫外线曝光的分辨 率较高，并且聚焦的深度较大。出于这些原因，可能设计掩模，以使之后要形成的晶体管的 沟道长度（L)小于25nm，S卩，在大于等于10nm小于等于lOOOnm范围内，且电路可在更高速 度操作。此外，截止态电流极低，这防止功耗增加。
[0147] 适当地调节导电层和氧化物半导体层140的材料和蚀刻条件，从而在蚀刻导电层 时不去除氧化物半导体层140。注意，在一些情况下，氧化物半导体层140根据材料和蚀刻 条件在蚀刻步骤中部分地蚀刻，并且由此具有凹槽部分（凹陷部分）。
[0148] 可在氧化物半导体层140与源或漏电极142a之间、或者在氧化物半导体层140与 源或漏电极142b之间形成氧化物导电层。可连续地形成用于形成源或漏电极142a和源或 漏电极142b的氧化物导电层和导电层。氧化物导电层可用作源或漏区。通过提供这种氧 化物导电层，可减小源区或漏区的电阻，从而晶体管可以高速操作。
[0149] 为了减少所使用的掩模的数量和减少步骤的数量，蚀刻步骤可使用通过使用多色 调掩模而形成的抗蚀剂掩模来执行，该多色调掩模是透射光以使其具有多个强度的曝光掩 模。通过使用多色调掩模而形成的抗蚀剂掩模具有多个厚度（具有阶梯式的形状），并且还 可通过灰化来改变形状；因此，抗蚀剂掩模可在用于处理成不同图案的多个蚀刻步骤中使 用。即，可通过使用多色调掩模来形成与至少两种不同的图案相对应的抗蚀剂掩模。由此， 可减少曝光掩模的数量，并且还可减少相应的光刻步骤的数量，由此可简化工艺。
[0150] 注意，优选在以上步骤之后通过使用诸如队0、队、或Ar之类的气体来进行等离子 体处理。该等离子体处理去除了附着到氧化物半导体层的露出表面的水等。可使用氧气和 氩气的混合气体来进行等离子体处理。
[0151] 接着，保护绝缘层144被形成为与氧化物半导体层140的一部分接触，而不暴露于 空气（参见图5G)。
[0152] 保护绝缘层144可适当地通过诸如防止水和氢之类的杂质混合到保护绝缘层144 的溅射法之类的方法形成。保护绝缘层144的厚度为至少lnm。可使用氧化硅、氮化硅、氧 氮化硅、氮氧化硅等来形成保护绝缘层144。保护绝缘层144可具有单层结构或层叠结构。 在形成保护绝缘层144时的衬底温度优选地处于大于等于室温小于等于300°C范围内。用 于形成保护绝缘层144的气氛优选是稀有气体（通常是氩气）气氛、氧气气氛、或者包含稀 有气体（通常是氦气）和氧气的混合气氛。
[0153] 如果保护绝缘层144中含氢，则氢可进入氧化物半导体层或提取氧化物半导体层 中的氧，由此可减小背沟道侧上的氧化物半导体层的电阻，并且可形成寄生沟道。因此，重 要的是在形成保护绝缘层144时不使用氢以使氧化物绝缘层144包含尽可能少的氢。
[0154] 此外，为了在氧化物半导体层140和保护绝缘层144中不包含氢、羟基、或水分，优 选在去除留在处理室中的水时形成保护绝缘层144。
[0155] 优选使用捕集真空泵来去除处理室中剩余的水分。例如，优选地使用低温泵、离子 泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。在用低温泵排空的成膜腔室中，例 如，去除氢原子、以及诸如水（H 20)之类的包含氢原子的化合物；由此，可降低在成膜腔室中 形成的保护绝缘层144中所包含的杂质的浓度。
[0156] 作为在形成保护绝缘层144是所使用的溅射气体，优选使用从中将诸如氢、水、羟 基、或氢化物之类的杂质去除到几ppm或更少（优选，几ppb或更少）的浓度的高纯度气体。
[0157] 接着，优选在惰性气体气氛或氧气氛下（优选地，在大于或等于200°C且小于或等 于400°C下，例如，在大于或等于250°C且小于或等于350°C下）进行第二热处理。例如，在 氮气氛下、在250°C下执行一小时的第二热处理。第二热处理可减少晶体管的电特性的变 化。
[0158] 此外，可在空气中，在大于等于100°C小于等于200°C范围内进行热处理达1小时 至30小时。该热处理可在固定加热温度下进行；可选地，加热温度的以下改变可重复进行 多次：加热温度从室温上升到大于等于l〇〇°C小于等于200°C范围内的温度，并且随后下降 到室温。在形成保护绝缘层之前，该热处理可在减小的压力下进行。在减小的压力下，可缩 短热处理时间。该热处理可代替第二热处理来进行，或者可在第二热处理之前或之后进行。
[0159] 接着，在保护绝缘层144上形成层间绝缘层146(参见图6A)。层间绝缘层146可 通过PVD法、CVD法等形成。可使用诸如氧化娃、氮氧化娃、氮化娃、氧化铪、氧化错、或氧化 钽之类无机绝缘材料来形成层间绝缘层146。在形成层间绝缘层146之后，优选通过CMP、 蚀刻之类的方法来平面化层间绝缘层146的表面。
[0160] 接着，在层间绝缘层146、保护绝缘层144、以及栅绝缘层138中形成达到电极 136a、电极136b、电极136c、源或漏电极142a、源或漏电极142b的开口。然后，导电层148 被形成为嵌入这些开口（参见图6B)。这些开口可通过诸如使用掩模的蚀刻之类的方法来 形成。该掩模可通过诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可被 用作该蚀刻；干法蚀刻优选在微型制造方面使用。可通过诸如PVD法或CVD法之类的膜形 成方法来形成导电层148。例如，可使用诸如钥、钛、铬、钽、钨、铝、铜、钕、或钪、或者这些材 料中的任一种的合金或化合物（例如，氮化物）之类的导电材料来形成导电层148。
[0161] 具体地，可能采用例如一种方法，其中在包括开口的区域中通过PVD法形成钛薄 膜且通过CVD法形成氮化钛薄膜、并且随后钨膜被形成为嵌入开口。在此，通过PVD法形成 的钛膜具有在与绝缘层146的界面处减小氧化膜以减小与下电极（在此，电极136a、电极 136b、电极136c、源或漏电极142a和源或漏电极142b等）的接触电阻的功能。在形成钛膜 之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之 后，可通过电镀法形成铜膜。
[0162] 在形成导电层148之后，通过蚀刻、CMP之类的方法去除导电层148的一部分，从而 露出层间绝缘层146,并且形成电极150a、电极150b、电极150c、电极150d和电极150e (参 见图6C)。注意，当通过去除导电层148的一部分来形成电极150a、电极150b、电极150c、 电极150d、以及电极150e时，优选执行该工艺以使这些表面平面化。当层间绝缘层146,电 极150a、电极150b、电极150c、电极150d、以及电极150e的表面以此方式平面化时，可在后 来的步骤中顺利地形成电极、引线、绝缘层、半导体层等。
[0163] 然后，形成绝缘层152,且在绝缘层152中形成达到电极150a、电极150b、电极 150c、电极150d、以及电极150e的开口。在导电层被形成为嵌入开口之后，通过诸如蚀刻、 CMP之类的方法来去除导电层的一部分。因此，露出绝缘层152,并且形成电极154a、电极 154b、电极154c和电极154d(参见图6D)。该步骤类似于形成电极150a等的步骤；因此， 省略详细描述。
[0164] 在晶体管402通过上述方法形成的情况下，氧化物半导体层140的氢浓度是 5X10 19atoms/cm3或更少，而晶体管402的截止状态电流是1X1(T13A或更少。如上所述，可 通过应用通过充分减少氢浓度而被高度提纯的氧化物半导体层140来获取具有良好特性 的晶体管402。此外，有可能制造具有优良的特性、且包括下部中的使用除氧化物半导体以 外的材料形成的晶体管421、以及上部中的使用氧化物半导体形成的晶体管402的半导体 器件。
[0165] 注意，给出碳化硅（例如，4H_SiC)作为可与氧化物半导体比拟的半导体材料。氧 化物半导体和4H-SiC具有一些共性。载流子密度是这些共性之一。根据费米-狄拉克分 布，氧化物半导体的少数载流子的密度被估计为约l(T 7/cm3。少数载流子密度的该值极小， 与4H-SiC中的类似，为6. 7X KTn/Cm3。当氧化物半导体的少数载流子密度与硅的本征载 流子密度（约ljXlO^Vcm 3)比较时，可容易地理解氧化物半导体的少数载流子密度相当 地低。
[0166] 此外，氧化物半导体的能带隙为3. OeV至3. 5eV，而4H_SiC的能带隙为3. 26eV。由 此，氧化物半导体和碳化硅的相似之处在于，它们都是宽带隙半导体。
[0167] 另一方面，氧化物半导体和碳化硅之间存在一主要的差异，S卩，处理温度。由于在 使用碳化硅的半导体工艺中一般需要在1500°C至2000°C下的热处理，从而难以形成碳化 硅、以及使用除碳化硅以外的半导体材料形成的半导体元件的叠层。这是因为在如此高温 下损坏了半导体衬底、半导体元件等。同时，氧化物半导体可通过在300°C至500°C (小于或 等于玻璃转变温度，其高达700°C )的热处理来形成；因此，有可能通过使用除氧化物半导 体层以外的半导体材料来形成集成电路，并且随后形成包括氧化物半导体的半导体元件。
[0168] 另外，与碳化硅相比，氧化物半导体是有利的，因为可使用诸如玻璃衬底之类的低 耐热性衬底。此外，氧化物半导体不需要在高温下经受热处理，从而与碳化硅相比可充分地 降低能量成本，这是另一优点。
[0169] 虽然对诸如状态密度（DOS)之类的氧化物半导体性质已进行了大量研究，但是它 们不包括充分减小DOS本身的思路。根据此处公开的发明的一个实施例，通过去除可影响 DOS的水或氢来形成高度提纯的氧化物半导体。这是基于充分减小DOS本身的思路。这种 高度提纯的氧化物半导体允许制造非常优良的工业产品。
[0170] 此外，还有可能通过将氧供应到通过氧空位而生成的金属的悬空键、以及减小因 氧空位造成的DOS来形成更加高度提纯（i型）的氧化物半导体。例如，包含过量氧的氧化 膜被形成为与沟道形成区紧密接触，并且随后将氧从氧化膜供应到沟道形成区，从而可减 小因氧空位造成的DOS。
[0171] 据称，氧化物半导体中的缺陷归因于因过量的氢造成导带下0. lev至0.2eV的能 级、因缺氧造成的深能级等。作为技术思想，彻底地去除氢、以及充分地供应氧用于消除这 种缺陷可能是正确的。
[0172] 氧化物半导体一般被认为是n型半导体；然而，根据此处公开的发明的一个实施 例，i型半导体通过去除杂质（尤其是水和氢）来实现。在这个方面，可以说，此处公开的 发明的一个实施例包括新颖的技术思想，因为它与诸如添加有杂质的硅之类的i型半导体 不同。
[0173] 〈使用氧化物半导体的晶体管的导电机制〉
[0174] 将参考图7、图8、图9A和9B、以及图10来描述使用氧化物半导体的晶体管的导电 机制。注意以下描述是基于易于理解的理想情况的假设，且下述描述并不必然地反映理想 情况。还应注意，以下描述只是一种考虑，而不影响本发明的有效性。
[0175] 图7是使用氧化物半导体的倒交错晶体管（薄膜晶体管）的截面图。氧化物半导 体层（0S)隔着栅绝缘层（GI)设置在栅电极（GE1)上，并且源电极（S)和漏电极（D)设置 在该氧化物半导体层上。提供绝缘层来覆盖源电极（S)和漏电极（D)。
[0176] 图8是图7中的A-A'截面的能带图（示意图）。在图8中，黑色圆圈（?）和白 色圆圈（〇）分别表不电子和空穴且具有电荷（_q，+q)。正电压（V D>0)施加给漏电极时， 虚线示出没有电压施加至栅电极（\ = 0)的情况而实线示出正电压施加至栅电极（Ve>0) 的情况。在没有电压施加至栅电极的情况下，由于高电位势垒，载流子（电子）未从电极注 入氧化物半导体侧，从而电流不流动，这意味着截止状态。另一方面，当向栅电极施加正电 压时，电位垒势被降低，且由此电流流动，这意味着导通状态。
[0177] 图9A和9B是沿图7中的截面B-B'的能带图（示意图）。图9A示出向栅极（GE1) 施加正电压（\>0)的状态，S卩，载流子（电子）在源电极和漏电极之间流动的导通状态。 图9B示出向栅电极（GE1)施加负电压（V e〈0)的状态，S卩，截止状态（其中少数载流子不流 动）。
[0178] 图10示出真空能级和金属的功函数（(K)之间、以及真空能级和氧化物半导体的 电子亲和力（x)之间的关系。
[0179] 在常温时，金属中的电子被简并，且费米能级位于导带中。
[0180] 同时，常规的氧化物半导体是n型，并且费米能级（EF)远离带隙中心的本征费米 能级（EJ并位于导带附近。已知氢的部分是氧化物半导体中的施主，并且是使氧化物半导 体成为n型氧化物半导体的一个因素。
[0181] 相反，根据此处所揭示发明的实施例的氧化物半导体是以以下方式成为本征（i 型）或接近本征的氧化物半导体：为了高度提纯，从氧化物半导体去除作为产生n型氧化物 半导体的原因的氢，从而氧化物半导体包括尽可能少的除作为氧化物半导体的主要组分之 外的元素（杂质元素）。
[0182] S卩，此处公开的发明的一个实施例的特征在于，不是通过添加杂质元素而是通过 尽可能消除诸如氢和水之类的杂质来使得氧化物半导体成为或接近高度提纯的i型（本 征）半导体。由此，费米能级（ Ef)可与本征费米能级（Ei)相当。
[0183] 可以说，氧化物半导体的带隙（Eg)为3. 15eV，其电子亲和力（X)为4. 3eV。源电 极和漏电极中所包含的钛（Ti)的功函数基本上等于氧化物半导体的电子亲和力（X)。在 此情况下，在金属和氧化物半导体之间的界面处不形成对电子的肖特基势垒。
[0184] 此时，如图9A所示，电子在栅绝缘层和高度提纯的氧化物半导体之间的界面附近 (其中氧化物半导体在能量方面是稳定的底部）行进。
[0185] 如图9B所示，当向栅电极（GE1)供应负电位时，作为少数载流子的空穴基本上不 存在。因此，电流值基本上接近于0。
[0186] 以此方式，通过高度提纯以尽可能少地包含除其主要元素以外的元素（S卩，杂质 元素），氧化物半导体变成本征的（i型半导体）或基本本征的。因此，氧化物半导体和栅绝 缘层之间的界面的特性变得重要。为此，栅绝缘层需要形成良好的与氧化物半导体的界面。 具体地，优选使用以下绝缘层，例如：通过使用用在VHF带至微波带的范围内的电源频率生 成的高密度等离子体的CVD法而形成的绝缘层，或者通过溅射法而形成的绝缘层。
[0187] 当氧化物半导体和栅绝缘层之间的界面在高度提纯氧化物半导体时变为良好时， 在晶体管具有1 X 104 i! m的沟道宽度W和3 y m的沟道长度L的情况下，例如，有可能实现小 于或等于l〇_13A的截止电流、以及0. lV/dec.的子阈值摆动（S值）（栅绝缘层：100nm厚）。
[0188] 当如上所述高度提纯氧化物半导体层以尽可能少地包含除其主要组分以外的元 素（即，杂质元素）时，薄膜晶体管可以良好的方式操作。
[0189] 〈使用氧化物半导体的晶体管对于热载流子衰减的抵抗〉
[0190] 接着，将参考图11、图12、以及图13而描述使用氧化物半导体的晶体管对于热载 流子衰减的抵抗。注意以下描述是基于易于理解的理想情况的假设，且下述描述并不必然 地反映理想情况。还要注意以下描述仅是一种考虑。
[0191] 热载流子衰减的主要原因是沟道热电子注入（CHE注入）以及漏极雪崩热载流子 注入（DAHC注入）。注意，以下为简洁起见仅考虑电子。
[0192] CHE注入是指其中具有高于半导体层中的栅绝缘层的势垒的获得能量的电子被注 入栅绝缘层等中的现象。电子通过低电场而被加速从而获得能量。
[0193] DAHC注入是指其中由高电场加速的电子的碰撞而产生的电子被注入栅绝缘层等 中的现象。DAHC注入和CHE注入之间的差异在于它们是否涉及由碰撞电离引起的雪崩击 穿。注意，DAHC注入需要具有高于半导体带隙的动能的电子。
[0194] 图11示出从硅（Si)的能带结构估计出来的每一个热载流子注入所需要的能量， 且图12示出从In-Ga-Zn-0基氧化物半导体（IGZ0)的能带结构估计出来的每一个热载流 子注入所需要的能量。图11和图12的每一个的左边示出CHE注入，且图11和图12的每 一个的右边示出DAHC注入。
[0195] 关于硅，DAHC注入所引起的衰减比CHE注入引起的衰减更严重。这是源于这样的 事实：在硅中被加速而无碰撞的载流子（电子）非常少而硅具有窄的能带且雪崩击穿易于 在其中发生。雪崩击穿增加了能越过栅绝缘层的势垒的电子的数量，且DAHC注入的可能性 易于变得高于CHE注入的可能性。
[0196] 关于In-Ga-Zn-0基氧化物半导体，CHE注入所需要的能量与硅的情况下所需要的 能量差异不大，且CHE注入的可能性仍然是低的。此外，由于较宽的带隙，DAHC注入所需要 的能量基本等于CHE注入所需要的能量。
[0197] 换言之，CHE注入和DAHC注入的可能性较低，且对于热载流子衰减的抵抗高于硅 的情况。
[0198] 其间，In-Ga-Zn-0基氧化物半导体的带隙能相比碳化硅（SiC)(其作为具有高耐 受电压的材料而引人注意）的带隙。图13示出关于4H-SiC的每一个热载流子注入所需的 能量。关于CHE注入，In-Ga-Zn-0基氧化物半导体具有略高的阈值且可被认为具有优势。
[0199] 如上所述，可见In-Ga-Zn-0基氧化物半导体相比硅具有显著更高的对于热载流 子衰减的抵抗和对于源极-漏极击穿的更高的抵抗。可以认为可获得能相比氮化硅的耐受 电压的耐受电压。
[0200] 〈使用氧化物半导体的晶体管中的短沟道效应〉
[0201] 接着，将参考图14和图15而描述使用氧化物半导体的晶体管中的短沟道效应。注 意，以下描述基于容易理解的理想情形的假设，并且不一定反映真实情形。还要注意以下描 述仅是一种考虑。
[0202] 短沟道效应是指随着晶体管的小型化（沟道长度（L)减少）而变得明显的电特性 的衰减。短沟道效应源自漏极对源极的影响。短沟道效应的特定示例是阈值电压的减少、 子阈值摆动（S值）的增加、漏电流的增加等。
[0203] 此处，通过设备模拟而检验能抑制短沟道效应的结构。特定地，制备了四种模型， 每一个具有不同的载流子浓度和不同的氧化物半导体层的厚度，检查了沟道长度（L)和阈 值电压（V之间的关系。采用底栅晶体管作为模型，在每一个底栅晶体管中，氧化物半导 体具有1. 7X KTVcm3或1. OX 1015/cm3的载流子浓度且氧化物半导体层具有1 y m或30nm 的厚度。注意，为氧化物半导体层使用In-Ga-Zn-0基氧化物半导体，且使用具有100nm厚 度的氧氮化硅膜作为栅绝缘层。假设，在氧化物半导体中，带隙是3. 15eV，电子亲和力是 4. 3eV，相对电容率是15,且电子迁移率为lOcmVVs。氧氮化硅膜的相对电容率被假设为 4. 0。使用由Silvaco有限公司生产的设备模拟软件"ATLAS"进行计算。
[0204] 注意，在顶栅晶体管和底栅晶体管之间的计算结果没有很大差异。
[0205] 图14和图15示出计算结果。图14示出其中载流子浓度为1. 7XKT8/Cm3的情况， 图15示出其中载流子浓度为1. 0X1015/cm3的情况。图14和图15每一个示出当使用其沟 道长度（L)为10y m的晶体管作为参考时阈值电压（Vth)的变化量（AVth)且沟道长度（L) 从lOiim变化到liim。如图14中所示，在其中氧化物半导体中的载流子浓度为1. 7XKT8/ cm3且氧化物半导体层的厚度为1 y m的情况下，阈值电压的变化量（A Vth)为-3. 6V。另 夕卜，如图14中所示，在其中氧化物半导体中的载流子浓度为1. 7X10_8/cm3且氧化物半导体 层的厚度为30nm的情况下，阈值电压的变化量（A Vth)为-0. 2V。此外，如图15中所示， 在其中氧化物半导体中的载流子浓度为1. 〇X 1015/cm3且氧化物半导体层的厚度为1 ii m的 情况下，阈值电压的变化量（A Vth)为-3. 6V。另外，如图15中所示，在其中氧化物半导 体中的载流子浓度为1. 〇X 1015/cm3且氧化物半导体层的厚度为30nm的情况下，阈值电压 的变化量（A Vth)为-0.2V。结果显示，通过减少氧化物半导体层的厚度，在使用氧化物半 导体的晶体管中可抑制短沟道效应。例如，在沟道长度（L)为约lum的情况下，即使是足 有足够高的载流子浓度的氧化物半导体层，可理解的是，当氧化物半导体层的厚度被设置 为约30nm时，可充分抑制短沟道效应。
[0206] 〈载流子浓度〉
[0207] 根据此处公开的发明的技术理念是通过充分地减少氧化物半导体层中的载流子 浓度，制成尽可能接近于本征（i_型）氧化物半导体层的氧化物半导体层。将参考图16和 图17而描述用于计算载流子浓度的方法以及实际测得的载流子浓度。
[0208] 首先，简要地说明用于计算载流子浓度的方法。可以制造M0S电容器并估算该M0S 电容器的C-V测量结果（C-V特性）的方式来计算载流子浓度。
[0209] 更具体地，以如下方式计算载流子浓度Nd :通过绘制M0S电容器的栅电压Ve和电 容C之间的关系获得C-V特性；从该C-V特性中获得栅电压V。和（1/C) 2之间的关系的图； 在图的弱反型区中找到（1/C)2的微分值；且该微分值被代入公式1。注意，公式1中的e、 %、以及e分别代表氧化物半导体的基本电荷、真空电容率、以及相对电容率。
[0210]

【权利要求】
1. 一种电路，包括： 第一元件； 第二元件； 第一晶体管； 第二晶体管；以及 电容器， 其中，所述第一元件的输出电连接到所述第二元件的输入，且所述第二元件的输出电 连接到所述第一晶体管的输入，以及 其中，所述第一元件的所述输入电连接到被配置为提供有输入信号的第一引线，且所 述第一元件的所述输出电连接到被配置为提供有输出信号的第二引线， 其中，所述第一晶体管的沟道形成区包括氧化物半导体层，以及 其中，所述第一晶体管的源极和漏极中的一个电连接到所述第二引线， 其中，所述第一晶体管的所述源极和漏极中的另一个电连接到所述电容器的电极之一 以及第二晶体管的栅极，以及 其中，所述第二晶体管的源极和漏极中的一个电连接到所述第一引线。
2. 如权利要求1所述的电路，其特征在于，所述氧化物半导体层包括铟、镓和锌。
3. 如权利要求1所述的电路，其特征在于，所述第一晶体管控制数据写入所述电容器。
4. 如权利要求1所述的电路，其特征在于，所述第一晶体管具有保持所述电容器中的 数据的功能。
5. 如权利要求1所述的电路，其特征在于，所述第一元件是NAND，且所述第二元件是钟 控反相器。
6. 如权利要求1所述的电路，其特征在于，还包括所述第一元件与所述第一引线之间 的开关。
7. 如权利要求1所述的电路，其特征在于，还包括所述第二元件与所述第一引线之间 的开关。
8. 如权利要求1所述的电路，其特征在于，还包括所述第二晶体管的所述源极和漏极 中的所述一个与所述第一引线之间的开关。
【文档编号】G11C14/00GK104332177SQ201410541227
【公开日】2015年2月4日 申请日期:2010年10月29日 优先权日:2009年11月20日
【发明者】加藤清, 小山润 申请人:株式会社半导体能源研究所