专利名称：应用于存储电路的省电电路及其控制方法
技术领域：
本发明涉及一种用于具有读取电路的存储电路的省电电路，尤指一种具 有延迟电路与逻辑电路的省电电路。
背景技术：
一般而言，如果现有技术的存储电路1 (如图l(a)所示)运行于相对的 较低的速度，且当该存储电路处于读取阶段时，即使数据已经正确地被读取 至该存储电路的读取电路11的输出端，但该读取电路11的读取动作依然继 续发生，因而使得该存储电路1持续耗电，直到读取时间结束为止。请参照图l(b)，其为图l(a)中该存储电路1的读取信号RD的波形图。 当该如图l(a)所示的现有技术的存储电路的读取信号(RD)激活时，亦即该存 储电路1处于读取阶段(A区段时间)时，该读取电路11执行读取动作；在此 读取阶段时间内，将所储存于该存储电路或存储器l内的数据正确地读出至 该读取电路11的该输出端。若数据正确读出至该输出端所需的时间小于该 读取阶段的时间(A区段时间)，其数据读出至该输出端之后，该存储电路1 仍然处于读取阶段内，则该读取电路II依然持续耗电，而且当该存储器1 的运行速度更低时，此现象更为明显。因此为了降低数据已读出至该读取电 路11的输出端之后的耗电，只要确定数据已经正确被读出至该读取电路11 的输出端后，即可关闭内部的读取电路ll，以达到省电作用。请参照图2(a)，其为显示依据本发明构想的具有省电电路21与读取电路 11的存储电路2的方块图。若使用该省电电路21，即能在数据正确读出至 该读取电路ll的输出端之后，关闭该存储电路2的读取电路11，因此能有 效地降低耗电。请参照图2(b)，其为显示如图2(a)中所示的存储电路2中，经由该省电 电路21所产生的信号RD一NEW的波形图。该信号RD_NEW为原RD信号 经由该省电电路21所产生的信号，再将此信号RD一NEW送至该存储电路2 的读取电路ll，如图2(a)所示。在图2(b)中，B区段为将该数据正确地读出至该读取电路11的输出端所需的时间，确定该数据读出之后，即关闭该读 取电路11 。如此一来，将比原RD信号(A区段时间)省下C区段时间的耗电；当存储电路2的运行速度更低时(A区段时间愈长)，则C区段时间就愈长，而其省电作用就更为明显。发明内容本申请的主要目的在于提供一种用于具有读取电路的存储电路的省电 电路及其控制方法，该省电电路使该读取电路于正确读取数据后即被关断， 可避免当存储电路处于读取阶段时，即使数据已经正确被读取至输出端，但 其电路的读取动作依然继续发生，因而电路持续在耗电中，直到读取时间结 束为止的现象的产生，以达到省电的作用。本申请的次一主要目的在于产生窄脉波以应用于存储电路，对于当该存 储电路运算于较低的速度时，能够达到更低的耗电，且当该存储电路运算于 较高的速度时，其整体电路的功能特性与未加入依据本发明构想的省电电路 的该存储电路的功能特性维持一致。本申请的另一主要目的在于提供一种用于存储电路的省电电路，包含 延迟电路，其具有输入端与输出端，该输入端接收输入信号的经反相的信号， 用于产生自该输出端输出的延迟信号，据以使该省电电路产生输出信号，其 中该输入信号的每个第一信号周期内具有第一时段的高电位，且该输出信号 的每个第二信号周期内具有第三时段的高电位与第四时段的低电位，该第三时段小于或等于该第--时段，该存储电路接收该输出信号并在该第三时段时 读取数据，且该存储电路在该第四时段时被关断。根据上述构想，每个第一信号周期内进一步具有第二时段的低电位，且 该第一时段与该第二时段之和等于该第三时段与该第四时段之和。根据上述构想，该存储电路进一步包括读取电路，用于接收该输出信 号并在该第三时段时读取该数据，且该读取电路于该数据被正确读取后，亦 即在该第四时段开始时被关断。根据上述的构想，当该第三时段小于该第一时段时，该读取电路因在大 于该第三时段与小于该第一时段的该第四时段内被关断而可达到省电作用，
且当该第三时段等于该第一时段时，则无该省电作用。根据上述构想，该省电电路进一步包括逻辑电路，其并联电连接该延 迟电路，该逻辑电路包括非门，其具有输入端与输出端，该输入端用以接 收该输入信号，且该输出端电连接该延迟电路的输入端，用以产生该输入信 号的该经反相的信号；第一或非门，其具有第一输入端、第二输入端与输出 端，其中该第一输入端电连接该延迟电路的输出端，且该第二输入端电连接 该非门的输出端；以及第二或非门，其具有第一输入端、第二输入端与输出 端，其中该第一输入端电连接该第一或非门的输出端，该第二输入端电连接该非门的输出端，且该输出端用于输出该输出信号。本案的再一主要目的在于提供一种用于存储电路的省电电路，包含逻 辑电路，其具有输入端与输出端，该输入端接收输入信号，用于产生自该输 出端输出该省电电路的输出信号，其中该输入信号的每个第一信号周期内具 有第一时段的高电位，该输出信号的每个第二信号周期内具有第三时段的高 电位与第四时段的低电位，该第三时段小于或等于该第一时段，该存储电路 接收该输出信号并在该第三时段时读取数据，且该存储电路在该第四时段时 被关断。根据上述构想，每个第一信号周期内进一步具有第二时段的低电位，且 该第一时段与该第二时段之和等于该第三时段与该第四时段之和。根据上述构想，该存储电路进一步包括读取电路，用于接收该输出信 号并在该第三时段时读取该数据，且该读取电路于该数据被正确读取后，亦 即在该第四时段开始时被关断。根据上述构想，当该第三时段小于该第一时段时，该读取电路因在大于 该第三时段与小于该第一时段的该第四时段内被关断而可达到省电作用，且 当该第三时段等于该第一时段时，则无该省电作用。根据上述的构想，该省电电路更包括延迟电路，具有输入端与输出端 及并联于该逻辑电路，该输入端自该逻辑电路接收该输入信号的经反相的信 号，用于产生及自该输出端输出延迟信号，据以使该逻辑电路产生该输出信 号。本申请的又-主要目的在于提供--种用于存储电路的省电电路的控制 方法，其中该省电电路包括逻辑电路，接收输入信号，用于产生该输入信 号的经反相的信号与该省电电路的输出信号；及延迟电路，并联电连接该逻 辑电路，接收该输入信号的该经反相的信号，用于产生延迟信号，据以使该 逻辑电路产生该输出信号，该方法包含下列步骤(a)将该输入信号经反运算， 以产生该输入信号的该经反相的信号；(b)将该输入信号的该经反相的信号经 该延迟电路以产生该延迟信号；(c)使该逻辑电路接收该输入信号的该经反相 的信号与该延迟信号，且经第一或非运算以产生或非运算输出信号；以及(d)使该逻辑电路接收该或非运算输出信号与该输入信号的该经反相的信号，且 经第二或非运算以产生该输出信号。根据上述的构想，该输入信号的每个第一信号周期内具有第一时段的高 电位与第二时段的低电位，该输出信号的每个第二信号周期内具有第三时段 的高电位与第四时段的低电位，该第三时段小于或等于该第一时段，且该第 一时段与该第二时段之和等于该第三时段与该第四时段之和。根据上述的构想，该方法进一步包含下列步骤(e)该存储电路接收该输 出信号并在该第三时段时读取数据；以及(f)该存储电路在该第四时段时被关 断。根据上述的构想，该存储电路进一步包括读取电路，用于接收该输出 信号并在该第三时段时读取该数据，且该读取电路于该数据被正确读取后， 亦即在该第四时段开始时被关断。根据上述的构想，当该第三时段小于该第一时段时，该读取电路因在大 于该第三时段与小于该第一时段的该第四时段内被关断而可达到省电作用， 且当该第三时段等于该第一时段时，则无该省电作用。根据上述的构想，该延迟电路具有输入端与输出端，且该逻辑电路更包 括非门，其具有输入端与输出端，该输入端用以接收该输入信号，且该输 出端电连接该延迟电路的输入端，用于该反运算以产生该输入信号的该经反 相的信号；第一或非门，其具有第一输入端、第二输入端与输出端，用于该 第一或非运算，其中该第一输入端电连接该延迟电路的输出端，且该第二输 入端电连接该非门的输出端；以及第二或非门，其具有第一输入端、第二输 入端与输出端，用于该第二或非运算，其中该第一输入端电连接该第--或非 门的输出端，该第二输入端电连接该非门的输出端，且该输出端用于输出该 输出信号。
图l(a)为显示现有技术中具有读取电路的存储电路的方块图； 图l(b)为显示如图l(a)中所示该存储电路的读取信号RD的波形图； 图2(a)为显示依据本发明构想的具有省电电路与读取电路的存储电路的 方块图；图2(b)为显示如图2(a)中所示该存储电路中，经由该省电电路所产生的 信号RI^NEW的波形图；图3为显示 一依据本发明构想的用于存储电路的省电电路的较佳实施例 的电路示意图；图4为显示当存储电路运算于相对较低的速度时，如图3所示的该省电 电电路的各信号的波形图；以及图5为显示当存储电路运算于相对较高的速度时，如图3所示的该省电 电电路的各信号的波形图。主要组件符号说明1-现有技术的存储电路 11:读取电路2:具省电电路的存储电路 21:省电电路211:延迟电路 212:逻辑电路2121:非门具体实施方式
如图3所示，其为一依据本发明构想的用于存储电路2的省电电路21 的较佳实施例的电路示意图。请参照图3，该省电电路21包含延迟电路211及逻辑门212。其中该逻 辑门212包括非门2121，其具有输入端与输出端，该非门2121接收输入 信号IN及输出输出信号INB;第一或非门NORl，其具有第一输入端、第二 输入端与输出端，该第一或非门N0R1分别接收该延迟电路的输入信号ND 与该非门2121的该输出信号INB，并输出信号NY;以及第二或非门NOR2， 其具有第- -输入端、第二输入端与输出端，该第二或非门NOR2分别接收该 第一或非门NOR1的输出信号NY与该非门2121的输出信号INB并输出信 号Y。其中，该输出信号Y即为该省电电路的输出信号。如图4所示，其为当存储电路2运行于相对较低的速度时，如图3所示 的该省电电电路21的各信号的波形图。其中该延迟电路211的特性为当其 输入信号INB由低电位转为高电位时，其输出信号ND亦由低电位转为高电 位；但当其输入信号INB由高电位转为低电位时，其输出信号ND则经过B 区段的延迟时间后，才由高电位转为低电位，而且在应用上此延迟电路211 的B区段的延迟时间，不可少于存储电路2所需的读取时间，以避免数据读 取错误。请再参照图4，当该省电电路21的输入信号IN为低电位状态时，信号 INB与ND为高电位，而信号NY及输出信号Y则为低电位；当该省电电路 21的输入信号IN由低电位转为高电位时，经由一个非门2121后，其输出信 号INB则由高电位转为低电位，由于此时信号NY为低电位状态，因此使得 该省电电路21的输出信号Y由低电位转为高电位，且该信号INB输入该延 迟电路211并经过该B区段延迟时间后，该延迟电路211的输出信号ND才 由高电位转为低电位，该第一或非门NOR1的输出信号NY也才会由低电位 转为高电位，且使得该省电电路21的输出信号Y由高电位转为低电位。此 时，各信号的状态是输入信号IN为高电位，信号INB与ND为低电位， 信号NY为高电位，该省电电路21的输出信号Y为低电位。而当输入信号 IN由高电位转为低电位时，该信号INB则由低电位转为高电位，使得信号 NY由高电位转为低电位，而该省电电路21的输出信号Y则依然保持低电位。如图5所示，其为当存储电路2运行于相对较高的速度时，如图3所示 的该省电电电路21的各信号的波形图。其中当该省电电路21的输入信号IN 的正周期A'区段时间小于该延迟电路211的B区段延迟时间，则该省电电 路21的输出信号Y与该省电电路21的输入信号IN的波形相同；当该省电 电路21的输入信号IN由低电位转为高电位时，该逻辑电路212的非门2121 的输出信号INB则由高电位转为低电位，此时由于延迟信号系反应之前的状 态，故信号ND还是保持高电位状态，致使此时信号NY仍处于低电位状态， 因之该省电电路21的输出信号Y将由低电位转为高电位。当经过A，区段时 间后，该省电电路21的输入信号IN由高电位转为低电位时，INB则由低电 位转为高电位，因为A'区段时间小于延迟电路211的B区段延迟吋间，因 此信号ND仍然保持高电位状态，而信号NY也还是保持低电位，将使得该 省电电路21的输出信号Y由高电位转为低电位。该省电电路21如应用于该存储电路2中，则当该存储电路2操作于相 对的较低速时(如图4所示)，输入信号IN的A区段脉冲时间经由该省电 电路21后，可产生输出信号Y的B区段脉冲时间，再将此输出信号Y送至 应用的存储电路2中，可节省C区段时间以达到省电目的。而当该存储电路 2运行于相对较高的速度时(如图5所示)，其输出信号Y与输入信号IN 相同，因此该存储电路2的特性则与未加入该省电电路21时完全相同。由上述说明可知，本发明目的在于提供一种用于具有读取电路的存储电 路的省电电路及其控制方法，该省电电路使该读取电路于正确读取数据后即 被关断，可避免当存储电路处于读取阶段时，即使数据已经正确被读取至该 读取电路的输出端，但其读取电路的读取动作依然在发生，因而读取电路持 续在耗电中，直到读取时间结束为止的现象的产生，以达到省电的作用。本 发明并可达成产生窄脉波以应用于存储电路，对于当该存储电路运行于相对 较低的速度时，能够达到更低的耗电，且当该存储电路运行于相对较高的速 度时，其整体电路的功能特性与未加入依据本发明构想的省电电路的该存储 电路的功能特性维持一致的优点。因此，本案具有新颖性、创造性与工业实 用性，特为提出发明专利申请。是以，虽然本案己由上述实施例所详细叙述而可由本领域技术人员进行 修改，也不能脱离如所附权利要求的保护范围。
权利要求
1. 一种用于存储电路的省电电路，包含延迟电路，具有输入端与输出端，该输入端接收输入信号的经反相的信 号，用于产生自该输出端输出的延迟信号，据以使该省电电路产生输出信号，其中该输入信号的每个第一信号周期内具有第一时段的高电位，且该输 出信号的每个第二信号周期内具有第三时段的高电位与第四时段的低电位， 该第三时段小于或等于该第一时段，该存储电路接收该输出信号并在该第三 时段时读取数据，且该存储电路在该第四时段时被关断。
2. 如权利要求1所述的省电电路，其中每个第一信号周期内进一步具有 第二时段的低电位，且该第一时段与该第二时段之和等于该第三时段与该第 四时段之和。
3. 如权利要求1所述的省电电路，其中该存储电路进一步包括 读取电路，用于接收该输出信号并在该第三时段时读取该数据，且该读取电路于该数据被正确读取后，亦即在该第四时段开始时被关断，其中当该 第三时段小于该第一时段时，该读取电路因在大于该第三时段与小于该第--时段的该第四时段内被关断而能达到省电作用，且当该第三时段等于该第--时段时，则无该省电作用。
4. 如权利要求l所述的省电电路，进一步包括-逻辑电路，其并联电连接该延迟电路，该逻辑电路包括非门，具有输入端与输出端，该输入端用以接收该输入信号，且该 输出端电连接该延迟电路的输入端，用以产生该输入信号的该经反相的信 号；第一或非门，具有第一输入端、第二输入端与输出端，其中该第--输入端电连接该延迟电路的输出端，且该第二输入端电连接该非门的输出端；以及第二或非门，具有第一输入端、第二输入端与输出端，其中该第一输入 端电连接该第-或非门的输出端，该第二输入端电连接该非门的输出端，且 该输出端用于输出该输出信号。
5. —种用于存储电路的省电电路，包含逻辑电路，具有输入端与输出端，该输入端接收输入信号，用于产生自 该输出端输出至该省电电路的输出信号，其中该输入信号的每个第一信号周期内具有第一时段的高电位，该输出 信号的每个第二信号周期内具有第三时段的高电位与第四时段的低电位，该 第三时段小于或等于该第一时段，该存储电路接收该输出信号并在该第三时 段时读取数据，且该存储电路在该第四时段时被关断。
6. 如权利要求5所述的省电电路，进一步包括延迟电路，具有输入端与输出端及并联于该逻辑电路，该输入端自该逻 辑电路接收该输入信号的经反相的信号，用于产生及自该输出端输出延迟信 号，据以使该逻辑电路产生该输出信号。
7. 如权利要求6所述的省电电路，其中该逻辑电路进一步包括 非门，具有输入端与输出端，该输入端用以接收该输入信号，且该输出端电连接该延迟电路的输入端，用以产生该输入信号的该经反相的信号；第一或非门，具有第一输入端、第二输入端与输出端，其中该第一输入 端电连接该延迟电路的输出端，且该第二输入端电连接该非门的输出端；以 及第二或非门，具有第一输入端、第二输入端与输出端，其中该第一输入 端电连接该第一或非门的输出端，该第二输入端电连接该非门的输出端，且 该输出端用于输出该输出信号。
8. —种用于存储电路的省电电路的控制方法，其中该省电电路包括逻 辑电路，接收输入信号，用于产生该输入信号的经反相的信号与该省电电路 的输出信号；及延迟电路，其并联电连接该逻辑电路，接收该输入信号的该 经反相的信号，用于产生延迟信号，据以使该逻辑电路产生该输出信号，该 方法包含下列步骤(a) 将该输入信号经反运算，以产生该输入信号的该经反相的信号；(b) 将该输入信号的该经反相的信号经该延迟电路以产生该延迟信号；(c) 使该逻辑电路接收该输入信号的该经反相的信号与该延迟信号，且经第一或非运算以产生或非运算输出信号；以及(d) 使该逻辑电路接收该或非运算输出信号与该输入信号的该经反相的信号，且经第二或非运算以产生该输出信号。
9. 如权利要求8所述的方法，其中该输入信号的每个第一信号周期内具 有第一时段的高电位与第二时段的低电位，该输出信号的每个第二信号周期 内具有第三时段的高电位与第四时段的低电位，该第三时段小于或等于该第 一时段，且该第一时段与该第二时段之和等于该第三时段与该第四时段之 和。
10. 如权利要求8所述的方法，进一步包含下列步骤-(e) 该存储电路接收该输出信号并在该第三时段时读取数据；以及(f) 该存储电路在该第四时段时被关断。
11. 如权利要求8所述的方法，其中该延迟电路具有输入端与输出端， 且该逻辑电路进一步包括非门，具有输入端与输出端，该输入端用以接收该输入信号，且该输出 端电连接该延迟电路的输入端，用于该反运算以产生该输入信号的该经反相的信号；第一或非门，具有第一输入端、第二输入端与输出端，用于该第--或非 运算，其中该第一输入端电连接该延迟电路的输出端，且该第二输入端电连 接该非门的输出端；以及第二或非门，具有第一输入端、第二输入端与输出端，用于该第二或非 运算，其中该第一输入端电连接该第一或非门的输出端，该第二输入端电连 接该非门的输出端，且该输出端用于输出该输出信号。
全文摘要
本发明揭示一种用于具有读取电路的存储电路的省电电路及其控制方法。该省电电路包含延迟电路，接收输入信号的经反相的信号，用于产生延迟信号，据以使该省电电路产生输出信号。其中，该输入信号的每个第一信号周期内具有第一时段的高电位与第二时段的低电位，该输出信号的每个第二信号周期内具有第三时段的高电位与第四时段的低电位，该第三时段小于或等于该第一时段，该读取电路接收该输出信号并在该第三时段时读取数据，且该读取电路在该第四时段时被关断，从而可达到省电作用。
文档编号G11C7/22GK101145389SQ20061012914
公开日2008年3月19日 申请日期2006年9月11日 优先权日2006年9月11日
发明者廖俊尧, 林永祥, 许家禄 申请人:盛群半导体股份有限公司