专利名称：带有多个保持器的存储电路的制作方法
技术领域：
本发明大体涉及半导体电路领域，更具体地，涉及带有多个保持器的存储电路。
背景技术：
存储电路用于各种用途。通常，存储电路可以包括动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、非易失性存储器电路。SRAM电路包括多个存储单元。对于传统的其中形成有存储单元阵列的6-T SRAM电路来说，每个存储单元都具有六个晶体管。6-T SRAM存储单元与位线BL、位线条BLB、和字线WL相连接。六个晶体管中的四个形成了两个交叉耦合的反相器，用于存储代表“O”或者“I”的数据。剩下的两个晶体管用作存取晶体管，对存储在存储单元中的数据的访问进行控制。
发明内容
为解决上述问题，本发明提供了一种存储电路，包括多个第一存储阵列，以列的方式进行布置；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接；第一限流器，与多个第一保持器相电连接，并且多个第一保持器共享第一限流器；以及多个第一扇面开关，每个第一扇面开关都电连接到第一限流器和多个第一保持器中相应的一个之间。其中，多个第一存储阵列中的每个都包括至少一个存储单元，至少一个存储单元包括读取端口，读取端口配置为，在感测期间，如果读取端口导通，则第一电流能够流过读取端口，并且在读取端口两端有电压降，第一限流器配置为，在感测期间，控制流过第一限流器的第二电流，并且在感测期间，第一电流大于第二电流。其中，在感测期间和预充电期间中的至少一个中，访问多个第一存储阵列中的一个，并且导通对应于所访问的存储阵列的扇面开关。其中，第一限流器包括第一晶体管，多个第一扇面开关中的每个都包括磁芯晶体管，第一晶体管的沟道长度大于磁芯晶体管的沟道长度。其中，多个第一保持器中的每个都包括至少一个第二晶体管；以及逻辑门，其中，逻辑门的输出端与至少一个第二晶体管的栅极相电连接，逻辑门的至少一个输入端与至少一个第二晶体管的至少一个漏极相电连接。其中，逻辑门是NOT门，至少一个第二晶体管包括单个晶体管。 其中，逻辑门是NAND门，至少一个第二晶体管包括两个或者更多晶体管。该存储电路进一步包括多个第二存储阵列，以列的方式进行布置；多个第二保持器，每个第二保持器都与多个第二存储阵列中对应的一个相电连接；多个第二扇面开关，每个第二扇面开关都电连接到第一限流器和多个第二保持器中相应的一个之间；第一列开关，电连接在第一限流器和多个第一扇面开关之间；以及第二列开关，电连接在第一限流器和多个第二扇面开关之间。其中，第一限流器包括第一晶体管，第一列开关包括第二晶体管，第二晶体管的沟道长度小于第一晶体管的沟道长度。此外，还提供了一种存储电路，包括第一限流器，其中，第一限流器包括第一晶体管；多个第一存储阵列，以列的方式进行布置；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接，多个第一保持器与第一限流器相电连接，其中，多个第一保持器中的每个都包括至少一个第二晶体管；以及逻辑门，其中，逻辑门的输出端与 至少一个第二晶体管的栅极相电连接，逻辑门的至少一个输入端与至少一个第二晶体管的至少一个漏极相电连接；以及多个第一扇面开关，电连接在第一限流器和多个第一保持器中相应的一个之间。其中，多个第一存储阵列中的每个都包括至少一个存储单元，至少一个存储单元包括读取端口，读取端口配置为，在感测期间，如果读取端口导通，则第一电流能够流过读取端口，并且在读取端口两端有电压降，第一限流器配置为，在感测期间，控制流过第一限流器的第二电流，并且在感测期间，第一电流大于第二电流。其中，在感测期间和预充电期间中的至少一个中，访问多个第一存储阵列中的一个，并且导通对应于所访问的存储阵列的扇面开关。其中，第一扇面开关包括磁芯晶体管，第一晶体管的沟道长度大于磁芯晶体管的沟道长度。该存储电路进一步包括多个第二存储阵列，以列的方式进行布置；多个第二保持器，每个第二保持器都与多个第二存储阵列中对应的一个相电连接；多个第二扇面开关，每个第二扇面开关都电连接在第一限流器和多个第二保持器中相应的一个之间；第一列开关，电连接在第一限流器和多个第一扇面开关之间；以及第二列开关，电连接在第一限流器和多个第二扇面开关之间。其中，第一列开关包括第三晶体管，第三晶体管的沟道长度大于第一晶体管的沟道长度。此外，还提供给了一种存储电路，包括第一限流器，配置为，在感测期间，控制流过第一限流器的第一电流，其中，第一限流器包括第一晶体管；多个第一存储阵列，以列的方式进行布置，其中，多个第一存储阵列中的每个都包括至少一个存储单元，至少一个存储单元包括读取端口，读取端口配置为，在感测期间，如果读取端口导通，则第一电流能够流过读取端口，并且在读取端口两端有电压降；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接，其中，多个第一保持器中的每个都包括至少一个第二晶体管，其中，至少一个第二晶体管的至少一个源极端与第一限流器相电连接；以及逻辑门，其中，逻辑门的输出端与至少一个第二晶体管的栅极相电连接，逻辑门的至少一个输入端与至少一个第二晶体管的至少一个漏极相电连接；以及多个第一扇面开关，电连接在第一限流器和多个第一保持器中相应的一个之间。 其中，在感测期间和预充电期间中的至少一个中，访问多个第一存储电路中的一个，并且导通对应于所访问的存储阵列的扇面开关。其中，第一扇面开关包括磁芯晶体管，第一晶体管的沟道长度大于磁芯晶体管的沟道长度。其中，逻辑门是NOT门，至少一个第二晶体管包括单个晶体管。其中，逻辑门是NAND门，至少一个第二晶体管包括两个或者更多晶体管。
根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使 论述清晰，可以任意增加或减小各种部件的数量和尺寸。图I是示出了包括与多个保持器相连接的限流器的示例性存储电路的示意图。图2是示出了包括与多个第一示例性保持器相连接的限流器的另一示例性存储电路的不意图。图3是示出了包括与多个第二示例性保持器相连接的限流器的另一示例性存储电路的不意图。图4是示出了包括与多个第三示例性保持器相连接的限流器的示例性存储电路的示意图。图5是示出了包括与多个第四示例性保持器相连接的限流器的示例性存储电路的示意图。图6是示出了带有由两列保持器共享的限流器的另一存储电路的示意图。图7是示出了带有由对应列的保持器共享的两个限流器的另一存储电路的示意图。图8是示出了包括示例性存储电路的系统的示意图。图9是示出了包括多个扇面开关的示例性存储电路的示意图，其中，每个扇面开关都电连接到限流器和相应保持器之间。图10是示出了包括多个扇面开关的另一示例性存储电路的示意图，其中，每个扇面开关都电连接在限流器和相应保持器之间。图11是示出了包括多个列开关的示例性存储电路的示意图，其中，每个列开关都电连接在限流器和相应列的存储器阵列之间。图12是示出了包括多个列开关的另一示例性存储电路的示意图，其中，每个列开关都电连接在限流器和相应列的存储器阵列之间。
具体实施例方式通常，SRAM电路具有多个存储阵列和多个保持器。存储阵列和保持器依次置于SRAM电路的单个列中。每个保持器都具有长沟道晶体管，该长沟道晶体管与反相器电连接。长沟道晶体管的沟道长度基本上大于磁芯晶体管的沟道长度。由于每个保持器都带有长沟道晶体管，因此，SRAM电路需要提供较大面积用来容纳保持器的长沟道晶体管。应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。另外，本公开的内容可以在不同实例中重复参考标号和/或字母。这种重复是为了简化和清晰的目的，并且没有在本质上表示各个实施例和/或所讨论配置之间的关系。此外，在以下的本发明中的将一个部件形成在另一部件上、与另一部件连接和/或耦合可以包括部件被形成为直接接触的实施例，还可以包括其它部件形成为置于部件之间(诸如，部件不直接接触)的实施例。另外，空间相对位置的术语，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于使本发明内容中的一个部件与另一个部件的关系变得简明。空间相对位置的术语覆盖了包括部件的器件的不同定向。图I是示出了包括与多个保持器相连接的限流器的示例性存储电路的示意图。在图I中，存储电路100可以包括多个存储阵列(例如，存储阵列IOla-IOld)和多个保持器 (例如，保持器103a-103d)。在一些实施例中，集成电路100可以是静态随机存取存储器(SRAM)电路(例如，单端口感应SRAM电路或者多端口 SRAM电路)、嵌入式SRAM电路(例如，单端口感应嵌入式SRAM电路或者多端口嵌入式SRAM电路)、或者其他类型的存储电路。注意，图I中所示出的存储阵列和保持器的数量仅仅是示例性的。在一些实施例中，可以增加更多的阵列和/或保持器。 在一些实施例中，保持器103a_103d中的每个都分别与对应的存储阵列IOla-IOld相电连接。存储电路100可以包括至少一个限流器，例如，限流器110a。限流器IIOa可以与保持器103a-103d相电连接，并且该保持器103a_103d可以共享该限流器IlOa0在一些实施例中，限流器IIOa可以电连接在提供例如Vdd的电源电压的电源线和提供例如Vss或者接地(未示出)的电源电压的另一电源线之间。在一些实施例中，在感应存储阵列IOla-IOld之一的存储单元(未示出)中所存储的数据的感测期间，限流器IlOa可以配置为控制和/或限制流过限流器IlOa的电流。在感测期间，如果存储单元的读取端口导通，读取端口之间具有电压降，则另一电流可以流过存储单元的读取端口，从而对抗(fight)限流器IlOa中的电流。由于电流对抗，可以感应存储单元中存储的数据，和/或输出存储单元中存储的数据以进一步进行感应。可以发现，保持器103a-103d可以共享限流器110a，从而分别运行存储阵列IOla-IOld中存储的感应数据。由于保持器103a-103d具有小沟道的晶体管，因此减小了保持器103a-103d的面积。还减小了用于容纳保持器103a-103d的集成电路100的面积。图2是示出了包括与多个第一示例性保持器相连接的限流器的示例性存储电路的示意图。在图2中，存储阵列IOla-IOlb中的每个都可以分别包括至少一个存储单元，例如，存储单元105a-105b。对于使用8-T SRAM存储单元的实施例，存储阵列IOla-IOlb中的每个都可以包括多条字线WLl和WL2以及多条位线BL和BLB。存储单元105a_105b中的每个都可以与位线BL、位线条BLB、字线WLl和WL2、用于提供例如Vdd的电源电压的第一电源线、以及用于提供例如Vss或者接地的电源电压的第二电源线相电连接。注意，尽管在存储阵列IOla中仅仅示出了一个存储单元105a，但是还可以将其他存储单元(未示出)与存储阵列IOla的多条字线WLl和WL2以及多条位线BL和BLB相连接。在一些实施例中，存储阵列IOla-IOlb中的每个都可以具有可以排列为字宽度为8、16、32、64、128或者更多列。在其他实施例中，字线WLl和/或WL2可以布局为基本垂直于位线BL和BLB。在其他实施例中，可以提供字线WLl和WL2以及位线BL和BLB的其他布置方式。
参考图2，存储单元105a可以包括形成用于存储存储单元105a的数据的触发器的两个交叉锁存反相器(未标出)。晶体管Hi1和m2的栅极可以与字线WL I相电连接。晶体管Hi1和m2可以作为两个传输(pass)晶体管、存取晶体管、或者传输栅极运行。存储单元105a还可以包括读取端口(未标出)。在一些实施例中，读取端口可以包括晶体管m3和m4。晶体管m3的栅极可以与字线WL2相电连接。晶体管m3的源极/漏极(S/D)端可以与保持器103a相电连接。晶体管m4的栅极可以与交叉锁存反相器的节点NI相电连接。晶体管m3和m4可以作为两个传输晶体管、存取晶体管、或者传输栅极运行。在图2中所示的实施例中，晶体管m3和m4是N型金属氧化物半导体(NMOS)晶体管。参考图2，保持器103a_103b中的每个都可以包括至少一个晶体管(例如，晶体管121a-121b)，分别与逻辑门(例如，NOT门120a_120b)相电连接。在一些实施例中，NOT门120a-120b中的每个都可以称为反相器。在该实施例中，晶体管121a-121b中的每个都可以是P型金属氧化物半导体(PMOS)晶体管。在一些实施例中，NOT门120a的输入端N2可以与晶体管121a的漏极端和晶体管m3的S/D端相电连接。NOT门120a的输出端N3可以与晶体管121a的栅极相电连接。在一些实施例中，晶体管121a和121b中的每个都可以是磁芯晶体管。术语“磁芯晶体管”可以表示根据形成存储电路100的工艺节点形成的晶体管。例如，如果工艺节点是40-nm(纳米)技术，则磁芯晶体管的沟道长度可以是大约40nm。注意,上述工艺节点仅仅是示例性的。在其他实施例中，工艺节点可以比40-nm技术更大或者更小。在其他实施例中，晶体管121a的沟道长度可以基本上等于存储单元105a的交叉锁存反相器的晶体管(未示出)的沟道长度。再次参考图2，限流器IlOa可以包括至少一个晶体管，例如，晶体管107。在一些实施例中，晶体管107可以是PMOS晶体管。晶体管107的源极端可以与提供了例如Vdd的电源电压的电源线相电连接。晶体管107的漏极端可以与保持器103a和103b相电连接。晶体管107的栅极可以与提供了例如Vss或者接地的电源电压的电源线相电连接。在预充电期间和/或感测期间，电源电压Vss或者接地可以将晶体管107导通。在一些实施例中，晶体管107的沟道长度大于晶体管121a的沟道长度。在其他实施例中，晶体管107可以称为长沟道晶体管。如所述，保持器103a可以包括晶体管121a(例如，磁芯晶体管)，该晶体管121a的沟道比晶体管107的沟道小，并且可以作为传输栅极运行。保持器103a的面积可以小于使用长沟道器件的传统保持器的面积。还要注意，保持器103a-103b可以共享该限流器110a。 存储电路100的总面积可以小于使用传统保持器的SRAM电路。以下的描述有关于将NOT门120a的输入端N2预充电的示例性方法。在预充电期间，与NOT栅极120a的输入端N2相连接的至少一个预充电晶体管(未示出)可以导通。导通的预充电晶体管可以将NOT门120a的输入端N2电连接到电源线，从而将NOT门120a的输入端N2预充电到电源电压，例如，VDD。在预充电期间，晶体管％关断。关断的晶体管m3可以将存储单元105a与保持器103a电隔离。如所述，NOT门120a的输入端N2可以预充电到电源电压VDD。一旦NOT门120a的输入端N2上的电压增大到预定电压电平或者电源电压VDD，则NOT门120a可以将NOT门120a的输入端N2上的电压状态(例如，高电压状态)翻转到NOT门120a的输入端N3上另一电压状态(例如，低电压状态)。低电压状态(例如，具有电源电压Vss或者接地)可以将晶体管121a导通。如所述，在预充电期间，晶体管107导通。导通的晶体管107可以将电源电压Vdd电连接到晶体管121a的源极端。导通的晶体管121a可以将晶体管121a的源极端的电源电压Vdd电连接到NOT门120a的输入端N2。因此，NOT门120a的输入端N2上的电压电平可以保持在电源电压VDD。以上结合存储单元105a所描述的预充电操作还可以应用到存储单元105b。以下所描述的是有关于感应存储在存储单元105a中的数据的示例性方法。在一些实施例中，在感测期间之前，预充电晶体管(未示出)可以关断。由于将要访问存储在存储单元105a中的数据，因此，存储单元105b的字线WL1’和/或WL2’没有充电。在感测期间，存储单元105a的字线WL2可以进行充电，从而将晶体管％导通。在 一些实施例中，交叉锁存反相器的节点N1可以存储例如逻辑I的逻辑状态或者具有例如高电压状态的电压状态。节点N1上的电压状态可以将晶体管Hl4导通。导通的晶体管Hl3和Hl4可以将NOT门120a的输入端N2电连接到电源电压，例如，Vss或者接地。在一些实施例中，晶体管％和!!14的激活可以称为存储单元105a的读取端口的激活。如所述，在预充电期间之后，NOT门120a的输入端N2上的电压电平可以最初保持在电源电压VDD。由于晶体管m3和m4两端的电压降，在感测期间，可以有电流流过晶体管m3和m4。如所述，限流器IlOa配置为控制和/或限制流过限流器IlOa的电流。例如，在感测期间，晶体管107导通。在感测期间，可以有电流流过晶体管107。可以发现，在感测期间，流过晶体管m3和m4的电流可以大于流过晶体管107的电流。由于电流对抗，NOT门120a的输入端N2上的电压电平可以拉低到电源电压Vss或者接地。一旦NOT门120a的输入端N2上的电压低于预定电压电平或者达到电源电压Nss’ NOT门120a可以将NOT门120a的输入端N2上的电压状态(例如，低电压状态)翻转到NOT门120a的输入端N3上的另一电压状态(例如，高电压状态)。高电压状态(例如，具有电源电压Vdd)可以将晶体管121a关断。关断的晶体管121a可以将晶体管107的漏极端上的电源电压Vdd与NOT门120a的输入端N2电隔离。因此，NOT门120a的输入端N2上的电压状态可以保持在电源电压Vss。因此，存储在存储单元105a中的数据可以感应，和/或输出以进一步进行感应。图3是示出了包括与多个第二示例性保持器相连接的限流器的另一示例性存储电路的示意图。在图3中，保持器103a-103b中的每个都可以包括至少一个晶体管(例如，晶体管131a、133a、和131b、133b)，分别与逻辑门(例如，NAND门130a_130b)相电连接。在一些实施例中，晶体管131a-131b和晶体管133a-133b中的每个都可以是PMOS晶体管。NAND门130a的输入端A可以与晶体管133a的漏极端和晶体管m3的S/D端相电连接。NAND门130a的另一输入端B可以与晶体管131a的漏极端和另一存储单元(未示出)相电连接。NAND门130a的输出端可以与晶体管131a和133a的栅极相电连接。晶体管131a和133a的源极端可以与限流器IlOa相电连接。在一些实施例中，晶体管131a和133a中的每个都可以是磁芯晶体管。在其他实施例中，晶体管107的沟道长度分别大于晶体管131a和133a的沟道长度。存储单元105a的预充电和感应操作可以类似于以上结合图2所作的描述。根据逻辑门的用途不同，NAND门130a以及晶体管131a和133a的运行方式也可以不同。另外，NAND门130a的输入端A和B与不同的存储单元相电连接。
图4是示出了包括与多个第三示例性保持器相连接的限流器的示例性存储电路的示意图。在图4中，保持器103a-103b中的每个都可以包括至少一个晶体管(例如，晶体管141a-141b)，分别与逻辑门(例如，NOT门140a_140b)相电连接。在一些实施例中，晶体管141a-141b中的每个都可以是N型金属氧化物半导体(NMOS)晶体管。例如，NOT门140a的输入端N2可以与晶体管141a的漏极端和存储单元105a相电连接。NOT门140a的输出端N3可以与晶体管141a的栅极相电连接。晶体管141a的源极端可以与限流器IlOa相电连接。在一些实施例中，晶体管141a和141b都可以是磁芯晶体管。再次参考图4，限流器I IOa可以包括至少一个晶体管，例如，晶体管109。在一些实施例中，晶体管109可以是NMOS晶体管。晶体管109的源极端可以与用于提供例如Vss或者接地的电源电压的电源线相电连接。晶体管109的漏极端可以与保持器103a和103b相电连接。晶体管109的栅极可以与用于提供例如Vdd的电源电压的电源线相电连接。在一 些实施例中，晶体管109可以称为长沟道晶体管，该晶体管109的沟道长度大于晶体管141a的沟道长度。在图4中所示出的实施例中，晶体管％和1114是？型金属氧化物半导体(PMOS)晶体管。存储单元105a的预充电和感应操作可以类似于以上结合图2所作的描述。根据不同类型的晶体管的用途，在预充电和/或感应操作期间，可以施加相反的电压电平和/或电压状态。图5是示出了包括与多个第四保持器相连接的限流器的示例性存储电路的示意图。在图5中，保持器103a-103b中的每个都可以包括至少一个晶体管(例如，晶体管151a、153a、和151b、153b)，分别与逻辑门(例如，NAND门150a_150b)相电连接。在一些实施例中，晶体管151a-151b和晶体管153a-153b中的每个都可以是NMOS晶体管。例如，NAND门150a的输入端A可以与晶体管153a的漏极端和晶体管m3的S/D端相电连接。NAND门150a的另一输入端B可以与晶体管151a的漏极端和另一存储单兀(未不出)相电连接。NAND门150a的输出端可以与晶体管151a和153a的栅极相电连接。晶体管151a和153a的源极端可以与限流器IlOa相电连接。在一些实施例中，晶体管151a和153a中的每个都可以是磁芯晶体管。在其他实施例中，晶体管109的沟道长度大于晶体管151a和153a的沟道长度。注意，以上结合图2-图5所描述的保持器103a的晶体管和逻辑门的数量、类型、和/或配置仅仅是示例性的。在一些实施例中，可以使用与具有各种配置的至少一个晶体管相结合其他逻辑门(例如，AND门、OR门、NOR门，另一逻辑门，或者上述的组合)。本申请的范围并不限于此。图6是示出了带有由两列保持器共享的限流器的另一存储电路的示意图。图6中与图I中的集成电路100的元件相同或者类似的存储电路200的元件比图I中的元件的参考标号增加了 100或者110。在图6中，存储电路200可以包括多个存储阵列(例如，存储阵列201a-201d和211a_211d)以及多个保持器(例如，保持器203a_203d和213a_213d)。保持器203a-203d和213a_213d中的每个都可以分别与对应的存储阵列201a_201d和211a-211d相电连接。限流器210a可以与保持器203a_203d和213a_213d相电连接，该保持器203a-203d和213a_213d可以共享该限流器210a。由于限流器210a可以由两列保持器203a-203d和213a-213d共享，因此，存储电路200的面积可以进一步减小。在另一实施例中，限流器210a可以与三列或者更多列的保持器相电连接，该三列或者更多列的保持器可以共享该限流器210a。图7是示出了带有由对应列的保持器共享的两个限流器的另一存储电路的示意图。图7中与图I中的集成电路100的元件相同或者类似的存储电路300的元件比图I中的元件的参考标号增加了 200或者210。在图7中，存储电路300可以包括多个存储阵列(例如，存储阵列301a-301d和311a-311d)以及多个保持器(例如，保持器303a_303d和313a-313d)。存储阵列31 la_31 Id中的每个分别置于邻近存储阵列301a_301d中对应的一个的位置上。保持器303a_303d和313a_313d中的每个都可以分别与对应的存储阵列301a-301d和311a_311d相电连接。限流器310a和310b可以与保持器303a_303d和313a-313d相电连接，该保持器303a_303d和313a_313d可以分别共享该限流器310a和310b。在一些实施例中，限流器310a和310b中的每个都可以与两列或者更多列保持器相电连接，并且该两列或者更多列保持器可以共享该限流器310a和310b。图9是示出了包括多个扇面开关的示例性存储电路的示意图，其中，每个扇面开关都电连接到限流器和相应的保持器之间。图9中与图2中的集成电路100的元件相同或者类似的存储电路400的元件比图I中的元件的参考标号增加了 300。在图9中，存储电路400可以包括以列的方式放置的多个存储阵列，例如，存储阵列401a和401b。存储电路400可以包括多个保持器，例如，保持器403a和403b，该保持器403a和403b分别与存储阵列401a和401b相电连接。存储电路400可以包括限流器，例如，限流器410a，该限流器410a可以与保持器403a和403b相电连接，并且该保持器403a和403b可以共享该限流器410a。存储电路400可以包括多个扇面开关，例如，扇面开关422a和422b，该扇面开关422a和422b可以分别电连接在限流器410a和保持器403a之间以及限流器410a和保持器403b之间。参考图9，在一些实施例中，扇面开关422a和422b中的每个都可以包括晶体管，例如，PMOS晶体管、NMOS晶体管、和/或其他类型的晶体管。在一些实施例中，扇面开关422a的晶体管可以是磁芯晶体管。磁芯晶体管的沟道长度可以小于限流器410a的晶体管407的沟道长度。在其他实施例中，扇面开关422a的晶体管的沟道长度可以基本上等于保持器403a的晶体管421a的沟道长度。在一些访问存储阵列401a的实施例中，在预充电期间和感测期间，扇面开关422a可以导通。在预充电期间和感测期间,扇面开关422b可以关断。由于扇面开关422b关断，因此，在存储阵列401a的感测期间，保持器403b的电压电平(例如，保持器403b的节点X上的电压电平)不会影响节点N4上的电压电平。由于从节点N4看去的电容负载降低，因此，存储阵列401a的感应速度提高。图10是示出了包括多个扇面开关的另一示例性存储电路的示意图，其中，每个扇面开关都电连接到限流器和相应保持器之间。图10中与图3中的集成电路100的元件相同或者类似的存储电路400的元件比图3中的元件的参考标号增加了 300。参考图10,存储电路400可以包括扇面开关432a、432b、434a和434b。扇面开关432a、434a可以电连接在限流器410a和保持器403a之间。扇面开关432b、434b可以电连 接在限流器410a和保持器403b之间。在访问存储阵列410a的一些实施例中，在预充电期间和/或感测期间，可以将扇面开关432a和434a导通。在预充电期间和感测期间，可以将扇面开关432b、434b关断。由于扇面开关432b、434b关断，因此,在存储阵列401a的感测期间，保持器403b的电压电平(例如，节点Y和Z上的电压电平)不会影响节点N4上的电压电平。由于从节点N4上看去的电容负载降低，因此，存储阵列401a的感应速度提高。注意，结合图9和图10所进行的以上描述的扇面开关仅仅是示例性的。在一些实施例中，可以将扇面开关应用到结合图4和图5所进行的上述存储电路100中。例如，每个扇面开关都可以包括NMOS晶体管。还要注意，尽管仅仅示出了两个扇面开关、两个存储阵列和两个保持器，但是本申请的范围并不限于此。在一些实施例，可以使用多于两个扇面开关、多于两个存储阵列、和/或多于两个保持器。
图11是示出了包括多个列开关的示例性存储电路的示意图，其中，每个列开关都电连接在限流器和相应列存储器阵列之间。图11中与图9中的集成电路400的元件相同或者类似的存储电路500的元件比图9中的元件的参考标号增加了 100或者150。参考图11，存储电路400可以包括列开关502a和502b。列开关502a和502b可以分别电连接在限流器510a和扇面开关522a-522b之间以及限流器510a和扇面开关572a-572b之间。在一些实施例中，例如，列开关502a和502b均可以包括晶体管诸如PMOS晶体管、NMOS晶体管、和/或其他类型的晶体管。列开关502a的晶体管的沟道长度可以大于限流器510a的晶体管的沟道长度。在其他实施例中，列开关502a的晶体管可以是磁芯晶体管。在一些访问存储阵列501a的实施例中，在预充电期间和/或感测期间，列开关502a可以导通。在预充电期间和感测期间，列开关502b可以关断。由于列开关502b关断，因此，在存储阵列501a-501b的列的感测期间，节点N5上的电压电平不会影响节点N6上的电压电平。由于从节点N6上看去的电容负载降低，因此，存储阵列501a的感应速度增加。注意，结合图11所进行的以上描述的列开关仅仅是示例性的。在一些实施例中，可以将列开关应用到结合图10所进行的以上描述的存储电路100中。例如，图12是示出了包括多个列开关的另一示例性存储电路的示意图，其中，每个列开关都电连接在限流器和相应的相应列存储器阵列之间。图12与图10中的集成电路500的元件相同或者类似的存储电路600的元件比图10中的元件的参考标号增加了 100或者150。在图12中，列开关602a和602b在功能上与以上结合图11所描述的列开关502a和502b相似。还要注意，尽管仅仅示出了两列存储阵列，但是本申请的范围并不限于此。在一些实施例中，可以使用多于两列存储阵列。图8是示出了包括示例性存储电路的系统的示意图。在图8中，系统800可以包括处理器810，该处理器810与存储电路801相连接。存储电路801可以与以上结合图I-图7和图9-图11所描述的存储电路100-500中的一个相类似。处理器810可以是处理单元、中央处理器、数字信号处理器、或者其他适于访问存储电路的数据的处理器。在一些实施例中，处理器810和存储电路801可以形成在系统中，该系统可以与印刷线路板或者印刷电路板(PCB)相物理连接以及电连接，从而形成电子组件。电子组件可以是诸如计算机、无线通信设备、计算机周边、娱乐设备等等的电子系统的一部分。在一些实施例中，系统800包括存储电路801，并且可以在一块IC上形成完整的系统，比如所谓的片上系统(SOC)或者集成电路上系统(SOIC)器件。例如，这些SOC器件可以提供在单个集成电路中实现手机、个人数字助理(PDA)、数字VCR、数码摄像机、数码照相机、MP3播放器等等所需要的所有电路在本申请的一个实施例中，一种存储电路，包括多个第一存储阵列，以列的方式进行布置；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接；第一限流器，与多个第一保持器相电连接，并且多个第一保持器共享第一限流器；以及多个第一扇面开关，每个第一扇面开关都电连接到第一限流器和多个第一保持器中相应的一个之间。在本申请的另一个实施例中，一种存储电路，包括第一限流器，其中，第一限流器包括第一晶体管；多个第一存储阵列，以列的方式进行布置；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接，多个第一保持器与第一限流器相电连接，其中，多个第一保持器中的每个都包括至少一个第二晶体管；以及逻辑门，其中，逻辑门的输出端与至少一个第二晶体管的栅极相电连接，逻辑门的至少一个输入端与至少一个第二晶体管的至少一个漏极相电连接；以及多个第一扇面开关，电连接在第一限流器和多个第一保持器中相应的一个之间。在本申请的其他实施例中，一种存储电路，包括第一限流器，配置为，在感测期间，控制流过第一限流器的第一电流，其中，第一限流器包括第一晶体管；多个第一存储阵列，以列的方式进行布置，其中，多个第一存储阵列中的每个都包括至少一个存储单元，至少一个存储单元包括读取端口，读取端口配置为，在感测期间，如果读取端口导通，则第一电流能够流过读取端口，并且在读取端口两端有电压降；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接，其中，多个第一保持器中的每个都包括至少一个第二晶体管，其中，至少一个第二晶体管的至少一个源极端与第一限流器相电连接；以及逻辑门，其中，逻辑门的输出端与至少一个第二晶体管的栅极相电连接，逻辑门的至少一个输入端与至少一个第二晶体管的至少一个漏极相电连接；以及多个第一扇面开关，电连接在第一限流器和多个第一保持器中相应的一个之间。 上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种存储电路，包括 多个第一存储阵列，以列的方式进行布置； 多个第一保持器，每个所述第一保持器都与所述多个第一存储阵列中对应的一个相电连接； 第一限流器，与所述多个第一保持器相电连接，并且所述多个第一保持器共享所述第一限流器；以及 多个第一扇面开关，每个所述第一扇面开关都电连接到所述第一限流器和所述多个第一保持器中相应的一个之间。
2.根据权利要求I所述的存储电路，其中，所述多个第一存储阵列中的每个都包括至少一个存储单元，所述至少一个存储单元包括读取端口，所述读取端口配置为，在感测期间，如果所述读取端口导通，则第一电流能够流过所述读取端口，并且在所述读取端口两端有电压降，所述第一限流器配置为，在所述感测期间，控制流过所述第一限流器的第二电流，并且在所述感测期间，所述第一电流大于所述第二电流。
3.根据权利要求I所述的存储电路，其中，在感测期间和预充电期间中的至少一个中，访问所述多个第一存储阵列中的一个，并且导通对应于所访问的存储阵列的扇面开关。
4.根据权利要求I所述的存储电路，其中，所述第一限流器包括第一晶体管，所述多个第一扇面开关中的每个都包括磁芯晶体管，所述第一晶体管的沟道长度大于所述磁芯晶体管的沟道长度。
5.根据权利要求I所述的存储电路，其中，所述多个第一保持器中的每个都包括 至少一个第二晶体管；以及 逻辑门，其中，所述逻辑门的输出端与所述至少一个第二晶体管的栅极相电连接，所述逻辑门的至少一个输入端与所述至少一个第二晶体管的至少一个漏极相电连接。
6.根据权利要求5所述的存储电路，其中，所述逻辑门是NOT门，所述至少一个第二晶体管包括单个晶体管。
7.根据权利要求5所述的存储电路，其中，所述逻辑门是NAND门，所述至少一个第二晶体管包括两个或者更多晶体管。
8.根据权利要求I所述的存储电路，进一步包括 多个第二存储阵列，以列的方式进行布置； 多个第二保持器，每个所述第二保持器都与所述多个第二存储阵列中对应的一个相电连接； 多个第二扇面开关，每个所述第二扇面开关都电连接到所述第一限流器和所述多个第二保持器中相应的一个之间； 第一列开关，电连接在所述第一限流器和所述多个第一扇面开关之间；以及 第二列开关，电连接在所述第一限流器和所述多个第二扇面开关之间。
9.一种存储电路，包括 第一限流器，其中，所述第一限流器包括第一晶体管； 多个第一存储阵列，以列的方式进行布置； 多个第一保持器，每个所述第一保持器都与所述多个第一存储阵列中对应的一个相电连接，所述多个第一保持器与所述第一限流器相电连接，其中，所述多个第一保持器中的每个都包括 至少一个第二晶体管；以及 逻辑门，其中，所述逻辑门的输出端与所述至少一个第二晶体管的栅极相电连接，所述逻辑门的至少一个输入端与所述至少一个第二晶体管的至少一个漏极相电连接；以及多个第一扇面开关，电连接在所述第一限流器和所述多个第一保持器中相应的一个之间。
10.一种存储电路，包括 第一限流器，配置为，在感测期间，控制流过所述第一限流器的第一电流，其中，所述第一限流器包括第一晶体管； 多个第一存储阵列，以列的方式进行布置，其中，所述多个第一存储阵列中的每个都包括至少一个存储单元，所述至少一个存储单元包括读取端口，所述读取端口配置为，在所述感测期间，如果所述读取端口导通，则第一电流能够流过所述读取端口，并且在所述读取端口两端有电压降； 多个第一保持器，每个所述第一保持器都与所述多个第一存储阵列中对应的一个相电连接，其中，所述多个第一保持器中的每个都包括 至少一个第二晶体管，其中，所述至少一个第二晶体管的至少一个源极端与所述第一限流器相电连接；以及 逻辑门，其中，所述逻辑门的输出端与所述至少一个第二晶体管的栅极相电连接，所述逻辑门的至少一个输入端与所述至少一个第二晶体管的至少一个漏极相电连接；以及多个第一扇面开关，电连接在所述第一限流器和所述多个第一保持器中相应的一个之间。
全文摘要
一种带有多个保持器的存储电路，包括多个第一存储阵列，以列的方式进行布置；多个第一保持器，每个第一保持器都与多个第一存储阵列中对应的一个相电连接；第一限流器，与多个第一保持器相电连接，并且多个第一保持器共享第一限流器；以及多个第一扇面开关，每个第一扇面开关都电连接到第一限流器和多个第一保持器中相应的一个之间。
文档编号G11C16/06GK102637458SQ201110326239
公开日2012年8月15日 申请日期2011年10月24日 优先权日2011年2月11日
发明者蓝丽娇, 金荣爽, 陶昌雄 申请人:台湾积体电路制造股份有限公司