执行dram刷新操作的存储电路、系统和模块及其操作方法

专利名称：执行dram刷新操作的存储电路、系统和模块及其操作方法
技术领域：
本发明构思涉及半导体器件的领域，更具体地，涉及动态随机存取存储器件的刷新。
背景技术：
广泛用在高性能电子系统中的半导体器件已经在容量和速度方面都有了改善。动态随机存取存储器(DRAM)是存储与电容器中的电荷对应的数据的易失性存储器。存储在电容器中的电荷可能泄漏以致在数据的状态可能不可靠的点发生退化之前其中的数据可能仅仅保持有限的时间。为了解决DRAM中的数据保持，已经实施了各种策略。为了 DRAM在各种领域的通用使用，各种策略的大部分由存储器控制器或中央处理单元(CPU)运行。

发明内容
根据本发明构思的实施例可以提供用于执行DRAM刷新操作的存储电路、系统和模块以及操作方法。按照这些实施例，存储器模块可以包括多个动态存储器件，每个可以包括动态存储单元阵列，其中动态存储单元阵列具有各个区域，其中该多个动态存储器件可以被配置为响应于命令操作各个区域。DRAM管理单元可以在该模块上并且耦接到该多个动态存储器件，并且可以包括存储器件操作参数存储电路，该存储器件操作参数存储电路被配置为存储各个区域的存储器件操作参数以影响各个区域响应于命令的操作。在根据本发明构思的一些实施例中，存储器件操作参数可以包括刷新操作参数， 用于影响在各个区域中执行的刷新操作。在根据本发明构思的一些实施例中，DRAM管理单元可以被配置为响应于与第一区域有关的第一刷新操作参数控制第一区域的刷新以及响应于与第二区域有关的第二刷新操作参数控制第二区域的刷新。在根据本发明构思的一些实施例中，动态存储器管理电路可以包括动态随机存取存储器(DRAM)操作参数存储电路，包括在DRAM管理单元中，其中该DRAM操作参数存储电路可以被配置为存储DRAM的各个区域的刷新操作参数，该刷新操作参数被配置为单独影响各个区域的刷新操作。在根据本发明构思的一些实施例中，该刷新操作参数可以包括刷新字段值，被配置为对于每一个区域，基于对于每一个区域的刷新字段值与指示刷新时间间隔的当前部分的主时间间隔标记的比较，来指示是否将执行请求的对于每一个区域的刷新操作。在根据本发明构思的一些实施例中，当对于相关区域的刷新字段值与主时间间隔标记匹配时，执行请求的刷新操作，以及当对于相关区域的刷新字段值与主时间间隔标记不匹配时，不执行请求的刷新操作。在根据本发明构思的一些实施例中，指示刷新时间间隔的当前部分的主时间间隔标记可以是刷新时间间隔的上半部分或刷新时间间隔的下半部分。在根据本发明构思的一些实施例中，刷新驱动器电路可以可操作地耦接到DRAM操作参数存储电路，并且可以被配置为，如果基于与主时间间隔标记的比较，当前操作的地址被调度用于刷新时间间隔的当前部分期间的后期的刷新请求，则将对于当前操作针对的区域的刷新字段值反转。在根据本发明构思的一些实施例中，刷新驱动器电路可以可操作地耦接到DRAM 操作参数存储电路，其可以被配置为，如果基于与主时间间隔标记的比较，当前操作的地址被调度用于刷新时间间隔的当前部分中的前期的刷新请求但是被跳过，则将对于当前操作针对的区域的刷新字段值反转。在根据本发明构思的一些实施例中，刷新操作参数可以包括双保持字段值，被配置为对于每一个区域指示用于此的多个不同的刷新时间间隔之一。在根据本发明构思的一些实施例中，该双保持字段值可以基于作为刷新频率的函数的各个区域中的单元的数据保持的确定而分配给各个区域。在根据本发明构思的一些实施例中，具有较小数据保持的第一区域被分配指示更频繁的刷新的双保持字段值，以及具有较大数据保持的第二区域被分配指示比第一区域较不频繁的刷新的双保持字段值。在根据本发明构思的一些实施例中，该刷新操作参数可以是双保持字段值，被配置为对于每一个区域，基于对于每一个区域的双保持字段值与指示低频刷新时间间隔的当前部分的主时间间隔标记的比较，来指示是否将执行请求的对于每一个区域的刷新操作。在根据本发明构思的一些实施例中，请求的刷新操作可以总是在对于为其请求刷新操作的相关区域的双保持字段值包括小于低频刷新时间间隔的最高频率刷新时间间隔时执行。在根据本发明构思的一些实施例中，请求的刷新操作可以在对于为其请求刷新操作的相关区域的双保持字段值与该主时间间隔标记匹配时执行，以及在该双保持字段值与该主时间间隔标记不匹配时不执行。在根据本发明构思的一些实施例中，请求的刷新操作可以在对于为其请求刷新操作的相关区域的双保持字段值与该主时间间隔标记的最低有效位匹配时执行，以及在该双保持字段值与该主时间间隔标记的最低有效位不匹配时不执行。在根据本发明构思的一些实施例中，请求的刷新操作可以在对于为其请求刷新操作的相关区域的双保持字段值与该主时间间隔标记的所有位匹配时执行，以及在该双保持字段值不与该主时间间隔标记的所有位匹配时不执行。在根据本发明构思的一些实施例中，DRAM操作参数存储电路可以是包括对于每一个区域的单独的刷新字段值的寄存器电路。在根据本发明构思的一些实施例中，刷新时间间隔可以是在其内刷新DRAM中的单元以保持数据的特定时间间隔。在根据本发明构思的一些实施例中，存储器模块可以是在该模块上的多个动态存储器件，每个动态存储器件包括动态存储单元阵列，动态存储单元阵列在其中具有各个页， 该多个动态存储器件被配置为响应于命令操作各个页。存储器件操作参数存储电路可以包括在该模块上的存储器缓冲器件中，并且可以可操作地耦接到该多个动态存储器件，其中该存储器件操作参数存储电路可以被配置为存储对于各个页的存储器件操作参数，以影响各个页响应于命令的操作。在根据本发明构思的一些实施例中，存储器模块可以在该模块上包括多个动态存储器件，其中每个动态存储器件可以包括动态存储单元阵列，动态存储单元阵列在其中具有各个页。DRAM管理单元可以耦接到该多个动态存储器件以及耦接到该模块的外部接口， 包括动态存储器件操作参数存储电路，该动态存储器件操作参数存储电路可以被配置为存储对于各个页的每一个的各个刷新操作参数以影响各个页的每一个中的刷新操作。在根据本发明构思的一些实施例中，存储器系统可以包括存储器控制设备，被配置为将数据写入存储器系统以及读取存储器系统中的数据；以及存储器模块，耦接到该存储器控制器设备，存储器模块可以在该模块上包括多个动态存储器件，每个动态存储器件可以包括动态存储单元阵列，动态存储单元阵列在其中具有各个区域，该多个动态存储器件可以被配置为响应于存储器控制器设备的操作来操作各个区域。DRAM管理单元可以在该模块上并且可以耦接到该多个动态存储器件，以及可以包括存储器件操作参数存储电路， 该存储器件操作参数存储电路被配置为存储对于各个区域的刷新操作参数以影响各个区域响应于存储器控制器设备的操作的操作。在根据本发明构思的一些实施例中，堆叠式存储器件可以包括第一集成电路层， 包括DRAM管理单元，包括存储器件操作参数存储电路，该存储器件操作参数存储电路可以被配置为存储对于动态存储单元阵列的各个区域的每一个的存储器件操作参数以影响各个区域响应于命令的操作。第二集成电路层可以位于第一集成电路层上，通过直通硅孔耦接到第一集成电路层，包括该动态存储单元阵列，动态存储单元阵列在其中具有各个区域。


图1是根据本发明构思的示范性实施例的存储器模块和存储器系统的框图。图2是根据本发明构思的示范性实施例的图1所示的存储器管理芯片的示范性实施方式的框图。图3是根据本发明构思的示范性实施例的图1所示的动态随机存取存储器(DRAM) 芯片的示范性实施方式的框图。图4A和4B示出了根据本发明构思的示范性实施例的存储单元阵列和存储器件操作参数存储电路的页结构的示范性实施方式。图5是根据本发明构思的示范性实施例的图2所示的刷新调度器的示范性实施方式的框图。图6是根据本发明构思的示范性实施例的图5所示的刷新驱动器的示范性实施方式的框图。图7至9示出了根据本发明构思的示范性实施例的与刷新操作对应的刷新字段值的状态的示例。图IOA和IOB是根据本发明构思的另一个示范性实施例的存储器模块和存储器系统的框图。图11是根据本发明构思的另一个示范性实施例的图IOA所示的AMB的示范性实施方式的框图。图12是根据本发明构思的另一个示范性实施例的图11所示的存储器管理单元的示范性实施方式的框图。图13A、i;3B、13C和13D示出了根据本发明构思的另一个示范性实施例的包括在图 12所示的存储器管理单元中的组件的示范性实施方式。图14A和14B是根据本发明构思的另一个示范性实施例的存储器模块的框图。图15A和15B是根据本发明构思的另一个示范性实施例的存储器模块的框图。图16是根据本发明构思的另一个示范性实施例的存储器模块的框图。图17是根据本发明构思的另一个示范性实施例的半导体器件的结构图。图18A和18B是根据本发明构思的另一个示范性实施例的图17所示的半导体器件的示范性实施方式的横剖面图。图19示出了应用图17所示的半导体器件的存储器模块的示范性实施方式。图20是根据本发明构思的示范性实施例的在其上安装有存储器系统的计算系统的框图。
具体实施例方式以下，将参考附图详细描述本发明构思的示范性实施例，除了用于向本领域普通技术人员提供对本发明构思的彻底的了解外，没有其他目的。存储器件包括诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等等之类的易失性存储器和诸如相变随机存取存储器(PRAM)、使用像合成金属氧化物的可变电阻物质的电阻性的随机存取存储器(RRAM)和使用铁磁质的磁随机存取存储器(MRAM)之类的不需要刷新的非易失性存储器。如本发明人所述，随着DRAM增加的容量和集成度，支持用于控制DRAM的各种策略的逐渐地加重的负担可能施加于存储器控制器或CPU上，这可能使得改变到该策略很难， 因为DRAM的基本结构已经是着眼于此方法而发展的。例如，一个这样的策略是使用以预定次数运行刷新操作的硬件来管理DRAM的刷新操作。但是，在给定上述方法时，可能难以改变策略。由于DRAM的有限的数据保持的特征，在指定时间过去之后，可能不能保证正常单元的数据的有效性。根据DRAM的一个示范性刷新策略，特定存储单元的刷新操作之间的时间可以是6%is，以使得该特定存储单元是每刷新的主体以保持由该特定单元存储的数据。但是，随着特定单元的尺寸减小，该单元保持数据的能力也可能减小，以致应当更频繁地刷新单元，这可能增大功耗并减小数据输入/输出(I/O)带宽，因为更多的带宽被分配给刷新操作而不是数据操作(即，读和写)。此外，为了安全保护数据的有效性，不同的策略可以应用于不同的应用。例如，纠错电路的采用或通过将存储单元的一个地址用另一个来代替以修复有缺陷的位置的技术的采用也可以用于提高数据完整性。但是，可能难以在DRAM芯片自身之内采用多种策略， 因为对于不同的应用实施不同的策略的不同的DRAM芯片的生产可能增大开发和生产成本。此外，不同的策略的使用可能减小DRAM作为通用存储器的效用。在下面的描述中，根据本发明构思的示范性实施例，公开使用多种策略来提高存储操作特性的半导体器件、存储器模块和系统。应当理解，术语“参数”用于指代例如对刷新操作的影响，而术语“值”用于指代那些参数可以采用以影响那些刷新操作的特定状态。应当理解，术语“单元”指代电路，其以这里描述的方式操作。图1是根据本发明构思的示范性实施例的包括在存储器系统100中的存储器模块 1000的框图。如图1所示，根据本发明构思的示范性实施例的存储器模块1000可以包括一个或多个半导体器件1100和1200_1至1200_n。如图1所示，存储器系统100可以包括耦接到存储器模块的存储器控制器2000。存储器控制器2000提供各种信号，例如命令CMD、地址 ADD和时钟信号CLK，用于控制包括在存储器模块1000中的半导体器件，并且可以与存储器模块1000通信以向存储器模块1000提供数据DQ或从存储器模块1000接收数据DQ。在下文中，将参考存储器模块1000描述根据本发明构思的示范性实施例的操作。可以包括例如存储器管理芯片1100(也称为DRAM管理单元)和包括存储单元阵列的一个或多个存储芯片1200_1至1200_n的半导体器件1100以及1200_1至1200_n安装在模块板上。在根据本发明构思的一些实施例中，存储芯片1200_1至1200_11是包括各个存储单元阵列的DRAM芯片。存储单元阵列的每一个可以分成多个区域。例如，存储单元阵列包括多个存储体 (bank)，其中区域被定义为存储体之一。存储单元阵列可以包括多个排(rank)，其中区域被定义为一个排。应当理解，DRAM模块中的页(数据页)可以指代在应用行地址选通(RAS) 激活命令时从一组DRAM单元移动到位线读出放大器的数据块。因此，存储单元阵列可以包括多个页。以下描述将由在存储单元阵列的区域被定义为页的假定之下根据本发明构思的示范性实施例的操作产生，但是可以使用其它类型的区域。在存储器模块级别操作中，存储管理芯片1100直接和/或间接可以控制DRAM芯片1200_1至1200_n的每一个。用于提高存储器性能的多种策略用在存储器管理芯片1100 中，具体地，用于执行根据与有限数据保持有关的策略(即，刷新策略)的操作的功能块用在存储器管理芯片1100中。当对于DRAM芯片1200_1至1200_n的每一个的操作执行直接和/或间接控制操作时，存储器管理芯片1100可以存储对于DRAM芯片1200_1至1200_n 的每一个中的存储单元阵列的每一个页的存储器件操作参数值。所述值可以存储在存储器管理芯片1100中包括的存储器件操作参数存储电路中。在根据本发明构思的一些实施例中，存储器件操作参数存储电路可以是寄存器。在根据本发明构思的一些实施例中，DRAM操作参数值可以被称为“元数据”，其可以是不是实际上存储在存储单元中的数据的数据，而是影响各个页的操作的值。图2是根据本发明构思的图1所示的存储器管理芯片1100的示范性实施方式的框图。参考图1和2，存储器管理芯片1100可以包括控制单元1110、刷新调度器1120、存储器件操作参数存储电路1130和温度传感器1140。刷新调度器1120调度对于存储单元阵列的多个页的每一个的刷新操作。在根据本发明构思的一些实施例中，刷新调度器1120基于指定频率调度对于特定页的刷新操作，但是请求刷新操作是否实际上向特定页发出可以取决于存储在存储器件操作参数存储电路1130中的对于该页的存储器件操作参数的值。在一些情况下，可以跳过调度的刷新并且以后再调度，而在其它情况下，可以基于对于该页的存储器件操作参数的值执行调度的刷新。因此，对于各个页的存储器件操作参数可以影响各个页响应于命令的刷新操作。控制单元1110接收从存储器控制器2000提供的命令CMD、地址ADD、时钟信号CLK
11和数据DQ。控制单元1110可以将来自于存储器控制器2000的信号存储在预定大小的缓冲器中，并且将该信号提供给DRAM芯片1200_1至1200_n。控制单元1110也可以通过参考存储在存储器件操作参数存储电路1130中的信息来处理从存储器控制器2000提供的诸如命令CMD或地址ADD之类的信号，并且将处理后的信号提供给DRAM芯片1200_1至1200_n。刷新调度器1120管理对于存储单元阵列的刷新操作。例如，刷新调度器1120在其中生成刷新命令CMD_Ref和刷新地址ADD_Ref，而不考虑外部刷新命令，并且将它们提供给DRAM芯片1200_1至1200_n。为此，刷新调度器1120可以包括用来生成与刷新周期有关的信息的定时器和生成刷新循环的定时器。刷新调度器1120可以按照与仅RAS刷新(ROR) 方案相同的方式或相似的方式控制刷新操作，并且可以向DRAM芯片1200_1至1200_n提供指示刷新操作的开始和结束的激活信号、刷新操作的循环信息和要被刷新的页的地址信息。在刷新操作期间，可以从存储器控制器2000向存储器管理芯片1100提供用于读/写操作的激活信号，以及控制单元1110可以通过参考刷新调度器1120的操作状态向存储器控制器2000提供指示DRAM芯片1200_1至1200_n处于忙碌状态的信息。刷新调度器1120基于页管理刷新操作。DRAM的刷新操作可以通过顺序应用RAS 激活命令将DRAM单元中的数据移动到位线读出放大器而不用读/写操作然后将位线读出放大器的数据重写到DRAM单元来执行。当基于页管理刷新时，可以对一些页执行刷新操作而不对其它页执行执行刷新操作。例如，如果在顺序刷新页期间选择一些页用于读/写操作，则可以在顺序刷新操作期间跳过对于选择的页的刷新操作。在对于第一至第m页的顺序刷新操作期间，当在完成对于第a页的刷新操作之后对第(a+b)页执行读/写操作时，可以跳过对第(a+b)页的刷新操作。刷新调度器1120可以通过参考对于特定页的存储器件操作参数来有选择地对该页执行刷新。在根据本发明构思的一些实施例中，对于不同的页的存储器件操作参数可以具有不同的值，其各自可以影响是否对每一个页不同地执行刷新。为此，存储器件操作参数存储电路1130存储对于存储芯片1200_1至1200_n的每一个中的每一个页的存储器件操作参数。存储器件操作参数存储电路1130可以被实施为寄存器，其中预定位(例如，每页 64位)的缓冲器被分配用于每个页。刷新调度器1120通过参考存储在存储电路1130中的存储器件操作参数来生成用于管理基于页的刷新操作的控制信号ADD_Ref和CMD_Ref。图 2所示的温度传感器1140被布置为使得可以通过参考与存储器模块1000有关温度信息来调节/调整刷新周期，其中刷新调度器1120可以从温度传感器1140接收温度信息并且可以通过参考接收的温度信息来设置对于存储单元阵列的刷新周期。图3是根据本发明构思的示范性实施例的图1所示的DRAM芯片的示范性实施方式的框图。以下描述参考图1所示的DRAM芯片1200_1至1200_n之一作为示例。如图3 所示，DRAM芯片1200_1可以包括包含多个DRAM单元的存储单元阵列1210、行译码器1220、 列译码器1230和读出放大器1240。DRAM芯片1200_1可以包括命令译码器1250、刷新控制单元1沈0、内部地址发生器1270和地址缓冲器1280作为用于驱动存储单元阵列1210或执行刷新操作的外围电路。命令译码器1250通过将从外部输入的外部命令(例如，信号/RAS、/CAS, /WE等等)译码来生成用于驱动DRAM芯片1200_1的内部命令。外部地址ADD提供给地址缓冲器1280,以及用于选择行的行地址ADD_R和用于选择列的列地址ADD_C提供给行译码器1220 和列译码器1230。DRAM芯片1200_1可以根据命令译码器1250的解码结果进入自动刷新模式或自刷新模式，以及刷新控制单元1260可以响应于命令译码器1250的译码结果生成刷新信号REF_S。内部地址发生器1270可以响应于刷新信号REF_S生成用于选择将对其执行刷新操作的页的内部地址ADI，并且将内部地址ADI提供给地址缓冲器1280。地址缓冲器1280可以在其中包括开关，并且可以接收外部地址ADD以将外部地址ADD提供给行译码器1220，用于在读/写操作期间进行页选择。另一方面，当DRAM芯片 1200_1进入自动刷新模式或自刷新模式时，地址缓冲器1280可以接收内部地址ADI以将内部地址ADI提供给行译码器1220用于页选择。在存储器管理芯片1120的刷新调度器1120 的刷新操作期间，内部地址发生器1270被停用以及将刷新地址ADD_Ref从刷新调度器1120 提供给地址缓冲器1观0。在根据本发明构思的一些实施例中，在刷新调度器1120的操作期间，DRAM芯片1200_1中的自动刷新模式或自刷新模式被停用。在根据本发明构思的一些实施例中，对于DRAM芯片1200_1的存储单元阵列1210的刷新操作可以由刷新调度器1120 管理，以使得用于自动刷新操作和/或自刷新操作的电路可以不在DRAM芯片1200_1中。图4A和4B示出了根据本发明构思的示范性实施例的存储单元阵列的页结构和存储器件操作参数存储电路1130的示范性实施方式。图4A所示的是安装在模块板上的η个 DRAM芯片DRAMl至DRAMn，每个可以包括具有m个页的存储单元阵列。在向存储器模块应用RAS激活命令时，在存储器模块上的选择的页中的数据被移动到位线读出放大器。页可以由相同的地址选择，以及预定字节大小的数据(例如，池字节的数据)通过存储器模块上的单个地址移动到位线读出放大器。因此，如图4A所示，可以使用对于同一个页(例如页 1)的存储器件操作参数值同时向DRAM UDRAM 2、. . . DRAM M中的页1发出刷新操作。图4B示出了图2所示的存储器件操作参数存储电路1130的示范性实施方式。如图4B所示，存储器件操作参数存储电路1130可以被实施为寄存器，其中m个第一至第m存储区域R[l]至R[m]被分配用于存储器模块上的m个页。例如，与第一页I^agel有关的存储器件操作参数值存储在第一存储区域R[l]中，以及与第二页I^age〗有关的存储器件操作参数值存储在第二存储区域R[2]中。预定大小的缓冲器可以被分配给每个存储区域，以及例如64位的缓冲器可以被分配给每个存储区域。存储器件操作参数存储电路1130可以在其中存储与各种策略有关的信息，用于影响DRAM芯片基于页的操作。如图4B所示，m个存储区域R[l]至R[m]的每一个被配置为存储多个参数，以及每个存储区域可以包括如上所述的64位的缓冲器。每个存储区域包括多个字段，每个字段存储与各种策略有关的用于影响DRAM芯片的操作的信息。例如，每个字段存储与刷新操作有关的存储器件操作参数值Mdata_Ref，诸如与刷新操作的运行有关的刷新字段值和与刷新周期有关的双保持字段值。尽管图4B中示出了刷新字段包括一位以及双保持字段包括两位，但是字段中位的数目可以变化。图5是图2所示的刷新调度器1130的示范性实施方式的框图。如图5所示，刷新调度器1130可以包括用于执行与刷新有关的操作的总体控制的刷新驱动器1131、用于通过对时钟信号CLK计数来生成与刷新时间间隔有关的周期信息T_Ref的周期信息发生器 1132、用于基于延迟操作生成与刷新循环有关的循环信息T_Rfc的循环信息发生器1133、 和用于生成刷新地址的刷新地址指针1134。刷新地址指针1134可以被实施为行波进位计数器，其形式为和行地址的位一样多的反转触发器串联连接。如果用于选择存储单元阵列的页的地址包括P个位，则刷新地址指针1134生成ρ位的刷新地址。刷新调度器1130可以通过比较存储电路中的存储器件操作参数的值与至少一个主标记来管理刷新操作，并且为此还可以包括用于存储主标志值的主标记存储单元1135。在刷新调度器1130中生成的各种信息可以被用作主标记，并且例如，由刷新地址指针1134生成的刷新地址的一个或多个位可以被用作主标记。周期信息发生器1132可以根据数字方案或模拟方案生成与刷新时间间隔有关的周期信息T_Ref。在图5中，显示了用于通过对时钟信号CLK计数生成周期信息T_Ref的组件和用于从振荡器生成振荡信号作为周期信息T_Ref的组件包括在周期信息发生器1132 中，以及用于提供时钟信号CLK和振荡信号之一作为周期信息T_Ref的多路复用器包括在周期信息发生器1132中。但是，周期信息发生器1132还可以根据数字方案和模拟方案之一生成周期信息T_Ref。循环信息发生器1133被提供有来自于刷新驱动器1131的指示刷新周期的开始的信号Init，并且通过延迟信号hit来生成与刷新循环有关的循环信息T_ Rfc。刷新驱动器1131接收与刷新操作有关的各种控制信号和信息，诸如模式控制、字段值、温度等等。作为各种命令和信息之一，可以将与操作模式有关的模式控制信号Mode Control提供给刷新驱动器1131。模式控制信号Mode Control可以是从外部提供的控制命令，或者可以是解码图2所示的控制单元1110的外部命令CMD的结果。响应于模式控制信号Mode Control，控制刷新调度器1130的操作模式，以及例如刷新驱动器1131的操作可以被接通或断开。字段值Field Value可以是用于不同地影响对于不同页的刷新操作的存储器件操作参数。可以参考温度信息Temp来设置刷新时间间隔，并且温度信息Temp可以从图2所示的温度传感器1140提供给刷新驱动器1131。刷新驱动器1131接收从刷新地址指针1134生成的刷新地址ADD_Ref并将其提供给图1所示的DRAM芯片。因此，从刷新地址指针1134生成的ADD_Ref可以提供要在与 ADD_Ref对应的页上执行的请求的刷新操作的基础。具体地，为了提供刷新地址ADD_Ref， 刷新驱动器1131比较对于与刷新地址ADD_Ref对应的页的刷新字段值与主标志值，并基于比较的结果有选择地在与刷新地址ADD_Ref对应的页上执行请求的刷新操作。例如，对于刷新操作，向DRAM芯片提供包括刷新周期和循环信息的各种刷新命令Refresh Begin和 Refresh End以及用于选择页的刷新地址ADD_Ref。通过根据字段值和主标志值之间的比较的结果向DRAM芯片提供将实际上对其执行刷新操作的页的刷新地址ADD_Ref，可以有选择地执行刷新操作。图6是根据本发明构思的示范性实施例的图5所示的刷新驱动器1131的示范性实施方式的框图。如图6所示，刷新驱动器1131可以包括比较单元1131_1、命令/地址控制单元1131_2、寄存器控制单元1131_3和主标记控制单元1131_4。刷新驱动器1131还可以包括激活行检测单元1131_5，用于检测对DRAM芯片进行读/写操作的行的激活状态。比较单元1131_1执行用于控制对于页的刷新操作的各种比较操作。比较单元 1131_1从图5所示的主标记存储单元1135接收一个或多个主时间间隔标记主时间间隔 Flag_l和主时间间隔Flag_2，并且还接收与刷新操作有关的至少一个存储器件操作参数值，其可以包括与运行请求的刷新操作有关的刷新字段值和与每个页的刷新时间间隔有关的双保持字段值。命令/地址控制器1131_2基于比较单元1131_1执行的比较来控制用于对于存储单元阵列的每个页运行请求的刷新操作的命令CMD_Ref和/或地址adcLref的输出。寄存器控制单元1131_3还执行用于改变图2所示的存储电路1130中的刷新字段值的控制操作，以及接收和分析各种信息以生成用于改变存储在存储电路1130中的与请求的刷新操作有关的刷新字段值的第一控制信号C0N1。例如，可以将主时间间隔标记(例如，第一主时间间隔标记Master Flag_l和/或第二主时间间隔标记Master Flag_2)和来自于比较单元1131_1的结果提供给寄存器控制单元1131_3。指示测试图1的DRAM芯片1200_1至 1200_n的结果的测试信息Testjnfo也可以提供给寄存器控制单元1131_3。激活行检测单元1131_5检测到存储单元阵列的页被开放(即，激活)用于读或写操作，例如当页的行被激活时，并且将检测结果提供给寄存器控制单元1131_3。寄存器控制单元1131_3然后从激活行检测单元1131_5接收关于被开放用于读或写操作的页的地址信息，并且根据例如使用主时间间隔标记信息调度请求刷新操作的时间，改变对于对应于接收的地址信息的页的刷新字段值。寄存器控制单元1131_3还可以通过使用通过测试存储单元阵列获得的测试信息Testjnfo来设置存储电路1130中的刷新字段值。例如， 提供与存储单元阵列的每个页的刷新周期有关的测试信息Testjnfo，以及寄存器控制单元1131_3然后可以响应于测试信息Testjnfo改变存储电路1130中的对于该页的刷新字段值。测试信息testjnfo可以从外部测试器提供。例如，测试信息Testjnfo可以从存储器模块1000外的测试设备或从DRAM芯片1200_1至1200_n的每一个中的内置的自测试(BIST)测试器提供。当测试信息Testjnfo从外部测试设备提供时，寄存器控制单元 1131_3可以通过使用测试信息Testjnfo将固定字段值写入到存储电路1130。当BIST测试器周期性地测试存储单元阵列时，寄存器控制单元1131_3在初始操作期间(或在加电操作时)将与刷新操作有关的字段值写入到存储电路1130中，或者在存储器模块1000的操作期间将与刷新操作有关的字段值周期性地写入到存储电路1130中。在根据本发明构思的一些实施例中，测试器可以用于确定存储器的每个页可以可靠地保持数据多久。具体地，一些“弱，，存储单元可以比其它的“强”存储单元更快地泄漏电荷。因此，包括“弱”存储单元的页可能需要被更频繁地刷新，以使得尽管有较大的电荷泄漏，存储在其中的数据也可以被保持。例如，测试器可以将测试模式(pattern)写入到存储器中然后改变用于刷新不同页的刷新时间间隔。可以读取存储在该页中的数据并且与最初写入的测试模式相比较以确定数据是否丢失。此外，通过重复地写入测试模式然后改变刷新时间间隔，测试器可以确定对于每一个页的近似的刷新时间间隔，这可以促进每个页内的更大的数据保持。因此刷新时间间隔可以对于每一个页存储在存储电路1130中。主标记控制单元1131_4执行用于改变主时间间隔标志值的控制操作、接收与刷新周期有关的时间信息Time Info、以及生成用于改变主时间间隔标志值的第二控制信号 C0N2。寄存器控制单元1131_3可以改变对于具体页的刷新字段值。将参考图7至9描述根据本发明构思的示范性实施例的在存储器模块1000中的刷新操作的详细示例。图7是显示根据在根据本发明构思的一些实施例中的刷新操作的刷新字段值的状态的第一示例的图。如图7所示，存储电路1130包括被配置为存储对于各个m个页的每一个的存储器操作参数值的第一至第m存储区域，以及存储区域的每一个包括多个位的缓冲器。与刷新操作的运行有关的刷新字段值可以是一位。m个存储区域R[l]至R[m]的刷新字段值全部可以被设置为“0”或“ 1”，或者如图 7所示，m个存储区域R[l]至R[m]的刷新字段值可以被交替设置为“0”或“ 1”。第一主时间间隔标记Master Flag_l可以在“0”和“ 1”之间交替变化。例如，对于Mms的刷新时间间隔T_Ref，第一主时间间隔标记可以重复在“0”和“ 1 ”之间切换，其中第一主时间间隔标记对于于的开头32ms是“0”，以及对剩余32ms是“1”。第一主时间间隔标记Master Flag_l可以是从图5所示的主标记存储单元1135生成的信号或者是由刷新地址指针1134 生成的刷新地址ADD_Ref的最高有效位(MSB)。在根据本发明构思的一些实施例中，对于存储电路中紧紧相邻的页的刷新字段值彼此不同。例如，如图7所示，刷新字段值对于页1是“0”，并且随着页编号的增大而切换， 以使得对于页m的刷新字段值是“ 1”。在根据本发明构思的一些实施例中，根据图7，主时间间隔标记重复地在“0”和 “1”之间切换，以提供刷新时间间隔的不同部分。例如，如果确定存储器的具体页中的单元以的间隔重复刷新以可靠地保持数据，则的整个刷新时间间隔可以被分成在时间上彼此紧紧相邻的上下半部分。因此主时间间隔标记每32ms切换。在根据本发明构思的一些实施例中，将第一主时间间隔标记Master Flag_l与对于被请求刷新的页的刷新字段值彼此相比较。是否实际上执行页的请求的刷新可以取决于比较的结果。在根据本发明构思的一些实施例中，如果对于请求刷新的页的刷新字段值等于第一主时间间隔标记Master Flag_l，则执行请求的刷新。但是，如果对于请求刷新的页的刷新字段值不等于第一主时间间隔标记Master Flag_l，则跳过请求的刷新。一旦对于该页的刷新字段值比较和基于比较结果的刷新操作完成，将行地址增加一(即，对于请求刷新的下一页的地址)，并且对于下一页执行刷新字段值比较和基于比较结果的刷新操作。进一步如图7所示，在根据本发明构思的一些实施例中，在刷新时间间隔的第一部分期间执行对于具有刷新字段值“0”的页的请求的刷新操作，因为第一主时间间隔标记 Master Flag_l和刷新字段值相等(例如，二者皆为“0”)。例如，对于第一 32ms (刷新时间间隔的上半部分)为“0”的第一主时间间隔标记Master Flag_l与具有刷新字段值“0”的对于页1的刷新字段值相比较，因此刷新该页。随后，第一主时间标记Master Flag_l对于其余的第二 32ms (刷新时间间隔的下半部分)切换到“1”，并且在刷新时间间隔的下半部分期间与对于请求刷新的页的刷新字段值相比较。因此，在刷新时间间隔的上半部分期间具有刷新字段值"0"的请求刷新的页被刷新，而在刷新时间间隔的上半部分期间具有刷新字段值“1”的请求刷新的页被跳过。此外，在刷新时间间隔的下半部分期间具有刷新字段值“0”的请求刷新的页被跳过，而在刷新时间间隔的下半部分期间具有刷新字段值“1”的请求刷新的页被执行。根据上述操作，在满足刷新周期T_Ref的条件德同时，在刷新时间间隔T_Ref期间每个页被刷新一次。图8是显示在根据本发明构思的一些实施例中使用刷新字段值和主时间间隔标记进行刷新操作的图。m个存储区域R[l]至R[m]的每一个的刷新字段值被设置为“0” 或“1”，以及第一主时间间隔标记Master Flag_l在刷新时间间隔的下半部分中从“0”和 “1”切换。在图8中，对于64ms的刷新周期，第一主标记时间间隔Master Flag_l对于开头32ms被设置为“0”。将对于(请求刷新的)页3的刷新字段值与第一主时间间隔标记 MasterFlag_l相比较。因为对于页3的刷新字段值(“0”)和第一主时间间隔标记Master Flag_l ( “0”)相等，所以执行页3的请求的刷新。在图8所示的操作期间的后期，激活第a页用于读或写操作以使得基本上刷新该页。当检测到第a页的激活时，与第a页对应的第a页的刷新字段值(R[a])可以从“0” 变化为“1”。例如，对于第a页的刷新字段值可以被设置为与第一主时间间隔标记Master Flag_l的当前值相同的值或被设置为当前第一主时间间隔标记Master Flag_l的反相。是否改变刷新字段值可以基于激活的页在被调度用于刷新请求的页的序列中在当前请求刷新的页之前或之后。如果被激活用于读/写操作的页(例如，第a页)在由第一主时间间隔标记Master Flag_l的当前值指定的当前刷新时间间隔期间的后期被调度用于刷新请求，则对于激活的页的刷新字段值被反转以使得在当前刷新时间间隔的后期跳过对于激活的页的后期调度的刷新请求。此外，反转用于激活的页的刷新字段值可以向刷新时间间隔的下一部分再调度请求的刷新(当第一主时间间隔标记Master Flag_l指定刷新时间间隔的下半部分时)。但是，如果如图8所示被激活用于读/写操作的页在由第一主时间间隔标记 Master Flag_l指定的刷新时间间隔的当前部分中的前期被调度用于刷新请求，但是基于与第一主时间间隔标记Master Flag_l的比较而被跳过，则对于激活的页的刷新字段值被反转。以这种方式，通过避免向第a页的不必要的刷新操作，刷新命令向第a页的施加之间的时间间隔增大，从而能够减小功耗。也就是说，当第a页被激活用于读/写操作时，由于用于读/写操作的页的新近激活，因此可以跳过对于第a页的后来调度的刷新操作，从而增大对于第a页的先前刷新命令和下一刷新命令之间的刷新时间间隔。例如，从32ms到 64ms的范围中的时间间隔可以根据第a页的地址增大，以使得对于第a页的先前刷新命令和下一刷新命令之间的时间间隔可以在从96ms到USms的范围中。应当理解，第a页的激活因此可以代替否则将已经被执行的刷新操作，但是在根据本发明构思的一些实施例中被认为是冗余的因此被避免。图9是显示根据刷新操作的字段值的状态的第三示例的图。在图9中，存储电路存储双保持字段值，并且通过参考对于不同页的双保持字段值，可以单独地控制对于不同页的刷新操作。如图9所示，m个存储区域R[l]至R[m]的每一个包括双保持字段值，其可以是多个位的缓冲器。DRAM的刷新特征可以表示各个页的不同的刷新特征。因此，应当以Mms的刷新时间间隔刷新存储单元阵列的一些页，而可以使用32ms或128ms的刷新时间间隔和其它值刷新其余页。具体地，一些页中的单元由于相对较高的电荷漏泄可能是“弱”的，从而要求更频繁的刷新，而其余页中的单元可能是“强”的，从而要求较不频繁的刷新。因此，在根据本发明构思的一些实施例中，存储器件操作参数可以基于页指定不同的刷新时间间隔以不同地影响DRAM的刷新操作。双保持字段值存储与每个页的刷新时间间隔有关的信息，并且例如对于具有的刷新周期的页存储“0”，以及对于具有^Sms的刷新周期的页存储“1”。当双保持字段包括2位缓冲器时，刷新周期可以被分成三个或多个部分，以及“00”、“01”、“10”和“11”之一可以根据每个页的刷新特征被存储为双保持字段值。双保持字段值可以通过在加电时的初始测试中设置，或者可以通过在存储操作期间周期性地进行测试来更新。DRAM芯片中的相关信息可以通过诸如反保险丝方法之类的方法存储，以及可以读取相应的信息以进行设置。当刷新操作的基本周期被设置为32ms时，刷新调度器1120通过时钟计数每32ms 执行一次字段值比较。例如，对于32ms的刷新周期，双保持字段值可以被设置为“00”，以及对于Mms的刷新时间间隔，双保持字段值可以被设置为“01”。对于USms的刷新时间间隔，双保持字段值可以被设置为“10”，等等。因此，双保持字段值可以指定多个不同的刷新时间间隔之一来影响具体页的刷新操作。在刷新调度器1120中设置第二主时间间隔标记Master Field_2 (要与双保持字段值相比较的)，以及例如第二主时间间隔标记Master Flag_2 每 32ms 改变为 “00”、“01”、“10” 或“11”。一旦刷新调度器1120生成要被刷新的页的行地址，就参考与该页对应的存储电路中的双保持字段值。对于具有双保持字段值“00”的页，一直执行对于该页的刷新操作而不考虑第二主时间间隔标记Master Flag_2。对于“01 ”或“ 11 ”的第二主时间间隔标记Master Flag_2,刷新具有双保持字段值“00”的页，此外第二主时间间隔标记Master Flag_2的最低有效位(LSB)与双保持字段的LSB相比较，以及还刷新第二主标记Master Flag_2的LSB与双保持字段的LSB相同的页。如上所述，在根据本发明构思的一些实施例中，可以响应于对于具体页的双保持字段值与指示低频率刷新时间间隔的当前部分的主时间间隔标记的比较，来执行对于该页的请求的刷新操作。低频率刷新时间间隔可以是例如^Sms的刷新时间间隔，而高频率刷新时间间隔可以是32ms。因此，当对于具有指示高频率刷新时间间隔(即小于低频率刷新时间间隔)的双保持字段值的页请求刷新时，执行请求的刷新。相反，在根据本发明构思的一些实施例中，当对于该页的双保持字段值与主时间间隔标记匹配时，执行请求的刷新操作，以及当对于该页的双保持字段值与主时间间隔标记不匹配时，不执行请求的刷新操作。 在根据本发明构思的一些实施例中，当对于该页的双保持字段值的最低有效位与主时间间隔标记的最低有效位匹配时，执行请求的刷新操作，以及当对于该页的双保持字段值的最低有效位与主时间间隔标记的最低有效位不匹配时，不执行请求的刷新操作。因此，刷新时间间隔对于不同的页可以是不同的。在根据本发明构思的一些实施例中，当对于该页的双保持字段值的所有位与主时间间隔标记的所有位匹配时，执行请求的刷新操作，以及当对于该页的双保持字段值的所有位与主时间间隔标记的所有位不匹配时，不执行请求的刷新操作。因此，不同的刷新时间间隔可以用于不同的页。尽管在图8和9中单独地描述了刷新字段值和双保持字段值，但是根据本发明构思的示范性实施例，可以参考刷新字段值和双保持字段值二者来用于对于相应的页的刷新操作。例如，即使因为预定页没有被激活用于读/写操作所以其是刷新操作的目标，如果对于该页的刷新时间间隔比刷新时间间隔的已经过去的部分长，则由于双保持字段值因此可以可以不刷新该页。同时，参考本发明构思，除了那些与刷新操作有关的策略之外的其它策略可以用在存储器模块或存储器系统中，并且这些各种策略还可以应用于根据本发明构思的上述实施例。在这点上，将参考以下实施例进行描述。根据本发明构思的多种策略的集中管理可应用于其它形式的存储器模块，例如SMM(单列直插式存储器模块)、DIMM(双列直插式存储器模块)、SO-DIMM (小外形DI匪)、UDIMM (无缓冲的DI匪)、FBDIMM (完全缓冲的DI匪)、 RBDIMM (排缓冲的DIMM)、LRDIMM (减小负荷的DIMM)、小DIMM和微DIMM。在下文中，将描述根据本发明构思的其它形式的存储器模块和用于存储器驱动的其它策略的示例。应当理解，根据本发明构思的实施例可以被实施为任何标准或非标准化的形状因子(factor)的存储器模块的一部分。例如，根据本发明构思的一些实施例可以被提供为单列直插式存储器模块(SIMM)的一部分，SIMM是包含随机存取存储器的一类存储器模块。 SIMM提供在模块连接器的两侧重复的双份引脚，如在JEDEC JESD-21C标准中阐述的那样。根据本发明构思的一些实施例也可以被提供作为双列直插式存储器模块(DIMM) 的一部分。DIMM在模块连接器的两侧提供不同的引脚，如在JEDEC JESD-21C标准中阐述的那样。根据本发明构思的一些实施例也可以被提供为小外形双列直插式存储器模块 (SO-DIMM)的一部分。SO-DIMM提供在模块连接器的两侧重复的双份引脚(与DIMM相似)， 但是与DIMM相比具有较小的形状因子。例如，SO-DIMM形状因子可以大约为DIMM的一半。 SO-DIMM的特征也可以在于在连接器中包括狭槽，其被用作识别用于SO-DIMM的不同应用的关键。SO-DIMM形状因子可以如JEDEC JESD-21C标准中阐述的那样实施。根据本发明构思的一些实施例也可以被提供作为无缓冲的双列直插式存储器模块(UDIMM)的一部分。UDIMM提供在模块连接器的两侧重复的双份引脚(与DIMM和SO-DIMM 相似)。但是，UDIMM形状因子可以提供到是无缓冲的存储器控制器的接口。例如，UDIMM 形状因子可以将模块上的每个DRAM呈现为对存储器控制器的不同的负荷。UDIMM形状因子可以如JEDEC JESD-21C标准中阐述的那样实施。根据本发明构思的一些实施例也可以被提供作为完全缓冲的双列直插式存储器模块(FBDIMM)的一部分。FBDIMM形状因子可以在该模块上包括缓冲器(诸如高级存储器缓冲器)，其缓冲来自于该模块上的各个DRAM的存储器控制器。此外，多个FBDIMM可以耦接在一起，以使得来自于存储器控制器的通信从一个FBDIMM传递到另一个。FBDIMM形状因子可以如JEDEC JESD205标准中阐述的那样实施。根据本发明构思的一些实施例也可以被提供作为排缓冲的双列直插式存储器模块(RBDIMM)的一部分。RBDIMM形状因子可以使得存储器控制器利用包括在DRAM中的现有芯片选择信号来基于排控制具体RBDIMM内的存取。RBDIMM形状因子可以如相应的JEDEC 标准中阐述的那样实施。根据本发明构思的一些实施例也可以被提供作为负荷减小的双列直插式存储器模块(LRDIMM)的一部分。LRDIMM形状因子被配置为从存储器控制器接收命令和时钟信号， 并且基于从存储器控制器接收到的命令和时钟信号向模块上的DRAM分配控制信号以及地址。此外，从存储器控制器接收到的数据被缓冲并重新分配到DRAM的每一个。此外，缓冲器还缓冲从DRAM的每一个接收到的数据，这些数据随后被提供给存储器控制器。LRDIMM形状因子可以如JEDEC JESD-21C标准中阐述的那样实施。根据本发明构思的一些实施例也可以被提供作为小双列直插式存储器模块 (Mini-DIMM)的一部分。Mini-DIMM形状因子可以提供例如寄存的DIMM的基本功能，但是具有更小的形状因子。Mini-DIMM形状因子可以如JEDEC JESD-21C标准中阐述的那样实施。根据本发明构思的一些实施例也可以被提供作为微双列直插式存储器模块 (Micro-DIMM)的一部分。Micro-DIMM形状因子可以提供例如寄存的DIMM的基本功能，但是具有与Mini-DIMM相比还要小的形状因子。Micro-DIMM形状因子可以如JEDEC JESD-21C 标准中阐述的那样实施。图IOA和IOB是根据本发明构思的另一个示范性实施例的第一至第三存储器模块 4000A至4000C和存储器系统200的框图。如图IOA所示，根据本发明构思的实施例的第一至第三存储器模块4000A至4000C的每一个可以包括一个或多个器件(例如，DRAM) 4100。 存储器系统200可以包括存储器控制器3000和存储器模块4000A至4000C，每个存储器模块在其中安装有器件4100。存储器系统200还可以包括时钟发生器3100，以及从时钟发生器3100生成的时钟信号可以提供给存储器控制器3000或每个存储器模块4000A至4000C。图IOA所示的每个存储器模块4000A至4000C是FBDIMM，并且包括高级存储器缓冲器(AMB)4200。每个FBDIMM与存储器控制器3000通信，以及每个模块中的存储器控制器3000和AMB 4200以点对点方式连接。包括在存储器模块中的AMB 4200和包括在另一个存储器模块中的AMB4200可以在其间发送和接收分组。根据此方案，连接到存储器系统 200的存储器模块的数目可以增大，从而实现高容量并且能够高速操作，因为FBDMM使用分组协议。图IOB是图IOA所示的存储器系统200的通信方案的示例的框图。在图IOB中， 为了方便，示出了存储器控制器3000和第一存储器模块4000A。如图IOB所示，存储器控制器3000和第一存储器模块4000A的AMB 4200根据串行通信方案发送和接收分组，以及第一存储器模块4000A的AMB4200将分组发送到相邻的存储器模块的AMB 4200 (例如，第二存储器模块4000B的AMB 4200)并且从其接收分组。包括在分组中的地址ADD、命令CMD、 时钟信号CLK和数据Data提供给器件4100 (例如，DRAM)。下面将参考单个存储器模块(例如，第一存储器模块4000A)描述根据如上所述的本发明构思的存储器模块和存储器系统。图11是图IOA所示的AMB 4200的示范性实施方式的框图。如图11所示，AMB 4200 可以包括用于接收外部时钟信号以生成用在AMB 4200中的时钟信号的锁相环(4240)、用于写入从外部接收到的分组、解码命令CMD或执行用于检查分组的损坏的循环冗余校验 (CRC)的AMB核4220、以及用于控制分组的双向转发的双向通路(path-through)控制逻辑 4230。具体地，AMB 4200还可以包括DRAM管理单元4210，根据本发明构思的实施例的多种策略可以应用于此DRAM管理单元4210以执行对存储器的综合管理。图12是图11所示的DRAM管理单元4210的示范性实施方式的框图。如图12所示，DRAM管理单元4210可以包括用于存储存储器件操作参数的存储器件操作参数存储电路4211和用于管理对于存储器的刷新操作的刷新调度器4212。DRAM管理单元4210可以包括用于从外部或从AMB核4220接收时钟信号CLK、命令CMD、地址ADD和数据DQ并且处理它们的控制单元4216、用于存储存储器的预定数目的地址的信息的最近最少使用(LRU)/ 先进先出(FIFO)单元4213、用于读取存储单元以监视存储在存储器中的数据是否存在位错误的清理器(soriAber) 4214、以及用于如果在存储器的页中发生不能校正的错误则将错误页替换为冗余页的地址交换控制单元5215。DRAM管理单元4210还可以包括用于分析和预测使用存储器系统的应用(例如，计算机系统)的操作量(workload)的操作量分析器 /预测器4217、用于控制与对于存储器的读/写操作有关的操作电压的动态电压频率缩放 (DVFS)控制单元4218、用于对数据执行错误检测和校正的检错与纠错(ECC)单元4219_1、 和用于感测环境温度并生成温度信息的温度传感器4219_2。图13A至13D示出了根据本发明构思的另一个示范性实施例的包括在图12所示的存储器管理单元4210中的组件的示范性实施方式。图13A示出了图12所示的存储器件操作参数存储电路4211的示范性实施方式。存储器件操作参数存储电路4211可以被实施为寄存器，其中m个第一至第m存储区域R[l]至R[m]被分配用于如图4所示的存储器模块上的m个页。在图13A中，存储区域之一，例如第一存储区域R[l]，被显示为示例，并且第一存储区域R[l]包括预定大小的缓冲器并且由多个字段组成。在图13A中，第一存储区域 R[l]所示的号码指示缓冲器的位次序。第一存储区域R[l]可以包括存储刷新字段值的与刷新操作的运行有关的刷新字段、存储与刷新时间间隔有关的双保持字段值的双保持字段、与清理操作有关的清理字段、 与存储在存储器中的数据的回收(reclaim)有关的回收字段、与错误页的地址交换有关的交换地址字段、与对于存储器的读/写操作的电压有关的电压操作字段、和与ECC有关的 ECC字段。清理字段可以包括具有与单个位错误有关的信息的子字段、具有失败列的地址信息的子字段、和具有指示页中是否存在多位错误的信息的子字段。交换地址字段可以包括指示在与预定地址对应的页中是否存在不能纠正的错误的子字段和具有冗余页的地址信息的子字段。参考图12和13A，将描述根据本发明构思的另一个示范性实施例的如上所述构造的存储器模块和半导体存储器系统的操作。为了监视单个位错误是否存在于存储器(例如，图IOA所示的器件4100)中，清理器4214通过读取存储器来周期性地执行清理操作。存储器管理单元4210的清理器4214 对存储单元阵列的每个页执行清理操作，并且在发生由清理操作引起的单个位错误时，将该结果存储在存储器件操作参数存储电路4211的清理字段中。例如，如果单个位错误子字段由1位的缓冲器组成并且单个位错误存在于第一页中，则第一存储区域R[l]的清理字段的单个位错误子字段具有值“ 1 ”。由对于存储单元阵列的每个页的清理操作引起的其它信息存储在存储器件操作参数存储电路4211的清理字段中。例如，失败列地址子字段由12位的缓冲器组成，以及其中发生单个位错误的列地址存储在失败列地址子字段中。如果在一页中检测到两个或多个错误，则指示这样的信息存储在与该页对应的存储区域的清理字段中。例如，当清理字段的多位错误子字段由3位的缓冲器组成时，在发生2位失败的情况下，“001”存储在多位错误子字段中，以及在发生3位失败的情况下，“010”存储在多位错误子字段中。以这种方式，在发生其它数目的位的失败的情况下，指示这样的信息存储在多位错误子字段中。如果8位或更多位的失败发生，则“111”存储在多位错误子字段中。为了执行清理操作，清理器4214参考存储在存储器件操作参数存储电路4211中的清理字段的值，以及基于参考的值对于存储单元阵列执行清理操作。例如，清理器4214 依次清理多个页，以及在对于每个页执行清理操作之前参考存储器件操作参数存储电路 4211的清理字段的值。对于单个位错误子字段“0”，清理器4214不对于相应页执行清理操作；对于单个位错误子字段“1”，清理器4214对于相应页执行清理操作。参考失败列地址
21子字段用于清理操作，以使得当清理页时，从对应的失败列地址子字段读取地址并且使用读取的地址作为起始地址来执行对于该页的清理操作。当两个或多个失败存在于一页中时，为了对数据纠错，使用更多位的ECC资源(例如，ECC奇偶校验位)。在正常的写操作中，参考清理字段的多位错误子字段的值并且根据参考结果进一步生成ECC奇偶校验位以用于对数据纠错。例如，对于“000”的多位错误子字段，使用1位的ECC;对于“011”的多位错误子字段，使用4位的ECC。图12所示的ECC 单元4219_1通过参考多位错误子字段的值来生成ECC奇偶校验位用于对数据纠错。如上所述，根据多位错误子字段的值生成不同位数的ECC奇偶校验位，并且生成的ECC奇偶校验位存储在存储器件操作参数存储电路4211的ECC字段中。为了读取存储在存储单元阵列中的数据，可以使用存储在存储器中的数据和存储在ECC字段中的ECC奇偶校验位确定原始数据。同时，在使用例如DRAM的存储器的计算机系统中，如果中央处理单元(CPU)请求存储器资源，则在存储器中不存在空白空间的情况下移除先前存储的数据，以及不得不执行用于使用由移除提供的相应空间用于其它目的回收操作。在回收操作期间，如果存储单元阵列的页的数据与存在于非易失性存储器件(例如，硬盘驱动器(HDD))中的原始数据相同，则可以直接移除该页的数据，但是如果该数据不同于原始数据(或该页的数据是无效 (dirty)数据)，则相应的空间不得不在该数据被移动到HDD之后用于另一个目的。为了管理回收操作，图12的存储器管理单元4210的存储器件操作参数存储电路 4211包括回收字段，其中可以存储指示存储单元阵列的每个页是否包括无效数据的信息。 因而，当执行回收操作时，可以从回收字段检查每个页的数据是否需要在HDD中备份，并且基于该结果执行回收操作。例如，如果HDD的数据被移动到存储器然后存储器的页开放用于读和/或写操作，则该页的回收字段可以改变为“1”。存储器管理单元4210可以包括具有预定大小的LRU/FIFO单元4213，以及具有回收字段的改变的值的页的地址信息存储在LRU/FIFO单元4213中。可以基于最近使用的页的顺序首先存储存储单元阵列的预定数目的页(例如，存储器的总页数的30%)的地址信息。对于回收操作，向外部存储器控制器或CPU提供存储在LRU/FIFO单元4213中的地址信息，以及可以基于提供的地址信息执行回收操作。例如，对与除了向外部存储器控制器或 CPU提供的地址之外的其它地址对应的页执行回收操作。如果不能被纠正的错误存在于存储器的页中，则存储器管理单元4210的地址交换控制单元4215执行用于将错误页替换为冗余页的操作。为此，存储器件操作参数存储电路4211包括交换地址字段，其可以包括具有其中发生错误的页的地址信息的第一子字段和具有用于替换该错误页的冗余页的地址信息的第二子字段。通过在存储器件或存储器模块中生成从外部不可访问的地址来选择冗余页。如果不能被纠正的错误存在于预定页中，则与该页对应的交换地址字段的第一子字段的值例如通过将“1”写入到第一子字段中而改变，包括关于是否将该页改变为另一个页的信息。如果要被读或写的页是地址交换的目标，则读取存储在第二子字段中的冗余页的地址信息并且将该冗余页的地址提供给存储器。存储器管理单元4210的DVFS控制单元4218管理与对于存储器的读/写操作的操作电压有关的信息。为此，存储器件操作参数存储电路4211可以包括与对于存储器的读/写操作的电压有关的电压操作字段。与用在对于存储器的数据读/写操作中的电压的电平有关的信息存储在电压操作字段中，以及逐页存储这样的电压电平相关信息。当将数据写到存储器中时，例如，利用IV的电压将数据写入到页中然后利用1. IV 的电压读取该页的数据，数据“1”的裕度可能比数据“0”的裕度更易受影响。因而，与操作电压的电平有关的信息逐页存储在电压操作字段中，然后在运行诸如读操作、刷新操作等之类的各种操作时，参考存储在电压操作字段中的信息。为了减小半导体器件或存储器模块中的功耗，操作量分析器/预测器4217分析操作量并且提供分析结果，以使得对于小的操作量，DVFS控制单元4218降低提供给DRAM单元的电压电平，例如存储器的操作电压的电平从1. IV降低到1. 0V。此外，将与电压电平有关的信息写入到与利用低电压操作的页对应的电压操作字段。例如，当利用低电压操作页时，将“1”写入到与该页对应的电压操作字段。在随后的操作(例如刷新操作)期间，刷新调度器4212可以参考存储器件操作参数存储电路4211的电压操作字段并且根据参考结果控制刷新操作。可以根据可变电压的类型或可变电压的数目确定电压操作字段的位的数目。例如，当电压电平以1. 2V、1. IV、1. OV和0. 9V四个步骤改变时，电压操作字段可以包括2位的缓冲器。如果利用0. 9V或1. OV的低电压执行对于存储器的页的写操作，则通过利用正常电压执行的刷新操作来首先刷新该页。例如，在从低压模式进入到正常电压模式时，扫描存储器件操作参数存储电路4211的电压操作字段并且利用正常电压刷新以低电压电平操作 (写)的页。因此，刷新操作可以包括用于连续刷新多个页的连续刷新方案和用于以分散方式刷新页的分散刷新方案。在开始刷新周期时，连续刷新利用低电压操作的页，以及在刷新操作完成之后，改变与页对应的电压操作字段的值。此后，对于其余页，以上述方式执行刷新操作。在从正常电压模式切换到低电压模式的情况下，如果页开放用于诸如写操作等之类的操作，则改变与开放的页对应的电压操作字段的值。图13B是图12所示的清理器4214的示范性实施方式的框图。如图1 所示，清理器4214可以包括用于监视存储单元阵列中的错误的存在的存储器BIST单元4214_1和用于通过使用从存储器BIST单元4214_1提供的测试结果来执行错误检测的错误检测器 4214_2。存储器BIST单元4214_1可以包括用于生成用于总体控制监视操作或测试操作的各种命令CMD_BIST的状态机42141_1、用于生成用于选择存储单元的测试地址ADD_BIST的计数器42141_2、用于生成用于测试操作的数据模式DQ_BIST的模式发生器4214_13、和用于将数据模式DQ_BIST与从存储单元读取的模式进行比较的比较器4214_14。状态机4214_11接收模式控制信号Mode Control或字段值Field Value以生成命令CMD_BIST和各种控制信号。例如，响应于模式控制信号Mode Control，清理器4214的操作可以开/关(switch on/off)。状态机4214_11可以通过参考字段值Field Value控制计数器4214_12的地址生成或模式发生器4214_13的模式生成。数据模式DQ_BIST存储在存储单元中，以及在预定时间之后，读取存储单元。比较器4214_14将原始数据模式DQ_ BIST与从存储单元读取的模式之间的比较结果提供给错误检测器4214_2。错误检测器4214_2基于比较结果检测页中单个位错误的存在、其中发生错误的列的地址信息、和存在于该页中的错误的位数。错误检测器4214_2将与检测结果对应的信息写入到清理字段中。如果多位错误存在于一页中，则将指示这样的信息提供给ECC单元
24219_1以使得ECC单元4219_1生成与多位错误对应的ECC奇偶校验位。如果多位错误存在于预定页中因而不可能纠错，则可以将指示这样的信息提供给地址交换控制单元4215。图13C是图12所示的地址交换控制单元4215的示范性实施方式的框图。如图13C 所示，地址交换控制单元4215可以包括用于总体控制地址交换操作的控制逻辑4215_1、用于存取存储器件操作参数存储电路4211以写或读字段值的存取单元4215_2、用于检测与地址对应的页的交换地址字段的值的字段值检测器4215_3、和用于根据检测字段值的结果有选择地输出原始地址或冗余地址的选择单元4215_4。控制逻辑4215_1可以从图1 所示的清理器4214接收清理结果，并且响应于清理结果设置或更新存储器件操作参数存储电路4211的交换地址字段。控制逻辑4215_1响应于清理结果控制存取单元4215_2，将与其中存在不能被纠正的错误的页对应的交换地址字段的第一子字段的值改变成“1”，以及将用于替换存在错误的页的冗余页的地址写入到交换地址字段的第二子字段中。此后，在接收到用于对于存储单元阵列的读/写操作的地址ADD时，控制逻辑 4215_1控制存取单元4215_2以存取与地址ADD对应的交换地址字段的值。字段值检测器 4215_3接收与地址ADD对应的第一子字段的值，检测第一子字段的值是“ 1”还是“0”，并且将检测结果提供给选择单元4215_4。选择单元4215_4对于第一子字段“0”输出地址ADD， 并对于第一子字段“1”输出写入到交换地址字段的第二子字段中的冗余页的地址ADD_T。 因而，在DRAM芯片(例如模块上的AMB芯片)外部执行用于使用冗余页的地址交换操作， 并且将交换的地址提供给DRAM芯片，以使得将错误不能被纠正的页替换为冗余页。图13D是图12所示的ECC单元4219_1的示范性实施方式的框图。如图13D所示， ECC单元4219_1可以包括用于控制纠错的总体操作的控制逻辑4219_11、用于存取存储器件操作参数存储电路4211以写或读与ECC操作有关的字段值的存取单元4219_12、用于通过参考写数据存储器件操作参数存储电路4211的字段值来生成与写数据Data_ W对应的ECC奇偶校验位的奇偶校验发生器4219_13、和用于通过使用从存储单元阵列读取的数据Data_R和ECC奇偶校验位来生成纠错后的数据Data的ECC解码器。ECC解码器可以包括用于从读数据中检测错误的存在的检错单元4219_14和用于基于检错结果执行纠错的纠错单元4219_15。控制逻辑4215_1可以从图1 所示的清理器4214接收清理结果，以及通过参考存储在存储器件操作参数存储电路4211中的字段值，例如多位错误子字段的值，来控制 ECC操作。控制逻辑4215_1可以响应于与读/写操作有关的命令CMD来生成用于ECC操作的各种控制信号。存取单元4219_12在控制逻辑4215_1的控制下存取存储器件操作参数存储电路4211的字段值，并且将存取的字段值提供给ECC单元4219_1中的各种电路块以用于控制ECC操作。例如，在对于预定页应用写命令时，存取单元4219_12存取存储器件操作参数存储电路4211的多位错误子字段的值并且将存取的子字段值提供给奇偶校验发生器 4219_13。奇偶校验发生器4219_13然后根据多位错误子字段的值生成具有不同位数的ECC 奇偶校验位。因此，生成用于不同的写数据Data_W的具有不同位数的ECC奇偶校验位并且提供给存取单元4219_12。存取单元4219_12将生成的ECC奇偶校验位写入到与将要执行写操作的页对应的存储器件操作参数存储电路4211的ECC字段中。
在对于预定页应用读命令时，存取单元4219_12读取记录在与该页对应的ECC字段中的ECC奇偶校验位并且将读取的ECC奇偶校验位提供给ECC解码器。检错单元4219_14 和纠错单元4219_15通过使用读数据Data_R和ECC奇偶校验位对于读数据Data_R执行检错和纠错，并且将纠错后的数据Data提供给外部。图14A和14B是根据本发明构思的另一个示范性实施例的存储器模块5000A和 5000B的框图。在先前的实施例中，包括刷新操作的各种策略应用于FBDIMM ；在下面的实施例中，它们应用于有寄存器的双列直插式存储器模块(RDIMM)。如图14A所示，存储器模块5000A可以包括DRAM管理芯片5100A和安装在模块板上的一个或多个器件5200A。作为器件5200A，可以使用包括DRAM单元的DRAM。在图14A 中，进一步示出了存储器控制器5300A，以使得存储器控制器5300A和存储器模块5000A可以形成存储器系统。存储器控制器5300A和存储器模块5000A通过例如数据总线DQ Bus、 命令/地址总线CABus和时钟总线CLK Bus的各种系统总线通信。将来自于存储器控制器 5300A的数据和时钟信号通过系统总线和对于各个器件5200A单独布置的总线提供给器件 5200A。首先将命令/地址信号提供给存储器管理芯片5100A，然后存储器管理芯片5100A 缓冲命令/地址信号并将它们提供给各个器件5200A。DRAM管理芯片5100A可以包括在上述实施例中提供的各种功能块。例如，DRAM管理芯片5100A可以包括存储器件操作参数存储电路，用于例如基于区域存储被配置为影响器件5200A的操作的存储器件操作参数值。如上所述，存储单元阵列包括多个区域，以及存储器件操作参数存储电路可以存储对于存储单元阵列的多个区域的每一个的存储器件操作参数值。例如，对于作为区域的存储单元阵列的每一个页存储存储器件操作参数值。DRAM 管理芯片5100A可以包括诸如刷新调度器、LRU/FIFO单元、清理器等之类的各种功能块以管理对于存储单元阵列的刷新操作。DRAM管理芯片5100A包括用于存储通过例如命令/地址总线CA Bus的系统总线发送的命令/地址信号的命令/地址缓冲器5110A。来自于命令/地址缓冲器5110A的命令/地址信号提供给器件5200A，或可以在DRAM管理芯片5100A中处理命令/地址信号以及将处理后的命令/地址信号提供给器件5200A。例如，DRAM管理芯片5100A缓冲用于读 /写操作的外部命令/地址信号并将它们提供给半导体器件5200A，或生成与刷新操作有关的命令CMD_Ref和地址ADD_Ref并将它们提供给器件5200A。通过位于模块板上的内部总线CABUS_I将命令/地址信号提供给器件5200A。图14B示出了图14A所示的存储器模块5000A的另一个实施方式。图14B所示的存储器模块5000B还包括DRAM管理芯片5100B和安装在模块板上的一个或多个器件 5200B。存储器模块5000B通过系统总线DQ BusXA Bus和CLK Bus与存储器控制器5300B 通信。DRAM管理芯片5100B可以包括在上述实施例中提供的各个功能块，并且包括用于存储通过系统总线发送的命令/地址信号的命令/地址缓冲器5110B。图14B示出了以飞越 (fly-by)菊花链形式使用内部总线CABUS_I的存储器模块5000A，以使得内部总线CABUS_ I将内部命令/地址信号从存储器模块5000A的一侧转发到另一侧。例如，依次将在DRAM 管理芯片5100A中生成的刷新命令CMD_Ref和刷新地址ADD_Ref从第一器件DRAMl转发到第η器件DRAMn。图15Α和15Β是显示根据本发明构思显示另一个示范性实施例的存储器模块5000C的框图。在图15A和15B中，实施例应用于LRDIMM形式的存储器模块。如图15A所示，存储器模块5000C可以包括存储器管理芯片5100C和安装在模块板上的一个或多个器件5200C。包括DRAM单元的DRAM芯片可以被用作器件5200C，以及一个或多个DRAM芯片可以被定义为同一个排。在图15A中，每个DRAM芯片被定义为排，以使得例如第一 DRAM芯片DRAMl被定义为第一排Rankl以及第二 DRAM芯片DRAM2被定义为第二排Rank2。存储器模块5000C与存储器控制器5300C通信，以及在存储器模块5000C和存储器控制器5300C之间发送和接收数据DQ、命令/地址信号CA和时钟信号CLK。在LRDMM形式的存储器模块5000C中，两个或多个芯片5200C组成单个逻辑芯片。存储器管理芯片5100C包括逻辑元件5110C，其生成用于控制器件5200C的排的一个或多个控制信号。逻辑元件5100从存储器控制器5300C接收命令/地址信号并且处理接收的命令/地址信号以生成用于控制该排的控制信号CS[l:a]。存储器管理芯片5100C可以包括在上述实施例中提供的各个功能块，诸如存储器件操作参数存储电路、刷新调度器等等。 因而，存储器管理芯片5100C生成用于控制存储器的各种信号，例如用于控制器件5200C的刷新操作的刷新命令CMD_Ref和刷新地址ADD_Ref，并将该信号提供给器件5200C。在根据发明构思的一些实施例中，LRDIMM格式化的模块5003包括缓冲器5112，其包括存储器管理芯片5100C。应当理解，尽管图15A示出了单个缓冲器5112，但是可以使用更多的缓冲器。缓冲器5112被配置为从存储器控制器5300C接收命令和时钟信号，并且基于从存储器控制器5300C接收到的命令和时钟信号向DRAM分配控制信号CS[1 :a]和CMD_ Ref以及地址ADD_Ref。此外，缓冲器5112缓冲从存储器控制器5300C接收到的数据并将该数据重新分配给DRAM的每一个。缓冲器5112还缓冲从DRAM的每一个接收到的数据，这些数据随后被提供给存储器控制器5300C。因此，缓冲器5112可以减小提供给存储器控制器5300C的负荷以提供LRDIMM形状因子模块5000C。图15B是图15A所示的存储器管理芯片5100C的示范性实施方式的框图。如图 15B所示，存储器管理芯片5100C可以包括逻辑元件5110C、用于生成用在存储器管理芯片5100C和/或存储器模块5000C中的时钟信号的PLL 5120C、其中布置与用于管理器件 5200C的各种策略有关的功能块的DRAM管理单元5130C、用于存储从存储器控制器5300C 提供的信号的寄存器5140C、和包括存储元件的串行存在检测器(SPD) 5150C。逻辑元件5100C可以从存储器控制器5300C接收输入的命令和地址CS、CMD、An+l 和BA，并且响应于输入的命令和地址CS、CMD、An+1和BA生成排控制信号CS [1: a]。生成和包括在存储器模块5000C中的排一样多的排控制信号CS[l:a]，并且优选地排控制信号 CS [1: a]的数目等于在存储器模块5000C中提供的排的数目。外部存储器控制器5300C识别出比在存储器模块5000C中实际提供的排更少数量的排包括在存储器模块5000C中。例如，存储器模块5000C包括η个排，以及存储器控制器5300C识别出在存储器模块5000C中提供η/2个排。逻辑元件5100根据选择信号CSO和CSl的状态、地址的高位Αη+1、和命令 CMD来确定排的选择，以及生成相应的排控制信号CS [l:a]。向DRAM管理单元5130C提供存储在存储器管理芯片5100C的寄存器5140C中的命令CDM和地址AO-An。DRAM管理单元5130C包括在先前实施例中描述的各个功能块，包括存储器件操作参数存储电路、刷新调度器等等。例如，DRAM管理单元5130C通过参考存储在存储器件操作参数存储电路中的关于器件5200C的信息，根据从外部输入的命令CMD和地址ADD来管理操作，以及根据与在DRAM管理单元5130C中提供的刷新操作有关的定时器的操作来周期性地生成刷新命令CMD_Ref和刷新地址ADD_Ref。SPD 5150C可以包括非易失性存储器，例如电可擦除可编程只读存储器(EEPROM)，以及可以在设计存储器接口时将关于安装在存储器模块5000C中的器件5200C的信息写入到SPD 5150C中，诸如行和列地址的数目、数据宽度、排的数目、每排的存储密度、存储器件的数目、每存储器件的存储密度等等。当存储器系统被初始化时，将关于存储器模块5000C的信息Modulejnfo从SPD 5150C提供给存储器控制器5300C。图16是根据本发明构思的另一个示范性实施例的存储器模块5000D的框图。图 16所示的存储器模块5000D可以包括安装在模块板上的主芯片5100D和一个或多个从芯片 5200D。例如，一个主芯片5IOOD和η个从芯片5200D被安装在模块板上，如图16所示。主芯片5100D与外部存储器控制器5300D通信，以及通过系统总线发送和接收时钟信号CLK、命令/地址信号CA和数据DQ。主芯片5100D可以包括用于与存储器控制器 5300D接口连接的接口电路(未示出)，通过该接口电路将从存储器控制器5300D提供的信号转发给从芯片5200D，以及将从从芯片5200D提供的信号转发给存储器控制器5300D。每个从芯片5200D可以包括存储单元阵列，例如包括DRAM单元的存储单元阵列。除了接口电路之外，主芯片5IOOD还可以包括用于管理从芯片5200D的DRAM管理单元。DRAM管理单元可以包括用于存储与存储单元阵列有关的存储器件操作参数值的存储器件操作参数存储电路、用于管理刷新操作的刷新调度器、和与如上所述的存储器的各种策略有关的功能块。 与各种策略有关的DRAM管理单元的操作与在先前的实施例中描述的相同或相似，因而将不会详细描述。应当理解，在图17、18b中，最底下的半导体集成电路层可以是接口或控制集成电路层或芯片，其被配置为与例如存储器控制器通信以操作位于该最底下的半导体集成电路层上方的其它半导体集成电路层上的核心存储器。应当理解，在根据本发明构思的一些实施例中，接口或控制集成电路层或芯片不包括任何核心存储器。相反，位于该最底下的半导体集成电路层上方的其它半导体集成电路层包括核心存储器芯片。应当理解，该最底下的半导体集成电路层上的控制或接口层或芯片可以包括DRAM 管理单元，其在根据本发明构思的一些实施例中可以包括存储器件操作参数存储电路。图17是根据本发明构思的示范性实施例的器件6000的结构图。如图17所示，器件6000可以包括多个第一至第η半导体集成电路层LAl至LAn，其中该最低的第一半导体集成电路层LAl假定为接口或控制芯片，以及其它半导体集成电路层LA2至LAn假定为从芯片，包括核心存储器芯片。该多个半导体集成电路层LAl至LAn通过直通硅孔(TSV)在其间发送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LAl通过形成在外表面上的导电结构与外部存储器控制器通信。将关于通过主要使用第一半导体集成电路层LAl或6100作为接口或控制芯片以及第η半导体集成电路层LAn或6200作为从芯片的半导体器件6000的结构和操作来进行描述。第一半导体集成电路层6100可以包括用于驱动在第η半导体集成电路层6200中提供的存储器区域6210的各种外围电路。例如，第一半导体集成电路层6100可以包括用于驱动存储器的字线的行(X)驱动器6101、用于驱动存储器的位线的列(Y)驱动器6102、 用于控制数据的输入/输出的数据输入/输出单元(Din/Dout) 6103、用于从外部接收命令CMD和缓冲命令CMD的命令缓冲器(CMD) 6104、以及用于从外部接收地址和缓冲地址的地址缓冲器(ADDR) 6105。第一半导体集成电路层6100还可以包括用于管理在第η半导体集成电路层6200 中提供的存储器区域6210的DRAM管理单元6106。DRAM管理单元6106可以包括用于存储与存储单元阵列有关的存储器件操作参数值的存储器件操作参数存储电路、用于管理刷新操作的刷新调度器、和在先前实施例中所述的与用于存储器的各种策略有关的功能块。第一半导体集成电路层6100还可以包括用于以内置形式测试半导体器件6000的功能的BIST 单元6107。存储单元阵列的特征根据由BIST单元6107提供的测试结果区分，以及与区分结果对应的存储器件操作参数值可以存储在存储器件操作参数存储电路中。根据BIST单元6107的操作，可以在半导体器件6000的初始驱动期间(例如，在加电操作期间)存储存储器件操作参数值，或者可以周期性地测试半导体器件6000以及可以根据测试结果周期性地更新存储器件操作参数值。在半导体器件6000中包括BIST单元6107和根据BIST单元6107的测试存储和更新存储器件操作参数值的操作也可以按照相同的或相似的方式应用于存储器模块的上述实施例。第η半导体集成电路层6200可以包括存储器区域6210，包括存储单元阵列和外围电路区域6220，在外围电路区域6220中布置用于读/写存储器区域6210的数据的外围电路，例如行译码器、列译码器、位线读出放大器等等(未示出)。在图17中，与先前实施例不同，数据驱动操作(读、写和刷新操作等等)和根据与数据驱动操作有关的各种策略的管理操作可以集成在单个半导体器件中。半导体器件 6000可以是包括该多个半导体集成电路层LAl至LAn的三维存储器件，该多个半导体集成电路层包括接口或控制芯片和从芯片。DRAM管理单元6106被布置在第一半导体集成电路层6100中作为接口或控制芯片。将存储在命令缓冲器6104中的命令信号和存储在地址缓冲器6105中的地址信号提供给DRAM管理单元6106，DRAM管理单元6106然后通过参考在 DRAM管理单元6106中提供的存储器件操作参数存储电路(未示出)的各个字段中存储的值来执行用于管理存储器区域6210的各种操作。DRAM管理单元6106生成用于控制对于存储器区域6210的刷新操作的刷新命令和刷新地址，以及通过TSV将生成的刷新命令和刷新地址提供给从芯片。图18Α和18Β是图17所示的半导体器件6000的示范性实施方式的横剖面图。图 17所示的半导体器件6000可以以各种形式实施，图18Α和18Β示出了其两个示例。如图 18Α所示，半导体器件6000Α包括一个或多个半导体集成电路层，其中最高的半导体集成电路层假定为接口或控制芯片6100Α以及其它假定为从芯片6200Α。在包括多个端子和内部互连线的衬底6300上沉积半导体集成电路层。位于衬底6300的表面上的端子通过第一导电结构(例如，接合线)连接到接口或控制芯片6100Α，以及位于衬底6300的其它表面上的端子连接到第二导电结构(例如焊球)用于与外部源通信。接口或控制芯片6100Α包括连接到第一导电结构的多个结构，以及将通过第一导电结构和端子接收的信号通过在从芯片 6200Α中形成的TSV转发到从芯片6200Α。接口或控制芯片6100Α可以包括用于与外部源接口连接的接口电路、用于驱动从芯片6200Α的存储器的数据的各种外围电路、和包括与用于存储器驱动的策略有关的功能块的存储器管理单元。图18Β所示的半导体器件6000Β还包括一个或多个半导体集成电路层，其中最低
28的半导体集成电路层假定为接口或控制芯片6100B以及其它假定为从芯片6200B。位于衬底6300的表面上的端子通过导电结构连接到接口或控制芯片6100B。接口或控制芯片 6100B由于被沉淀在最低层，因此可以通过倒装导电结构连接到衬底6300，倒装导电结构可以是例如从由导电块、导电垫片、焊球和它们的组合构成的组中选择出的一个。将通过倒装导电结构转发到接口或控制芯片6100B的信号通过在接口或控制芯片6100B和从芯片 6200B中形成的TSV转发到从芯片6200B。图19示出了应用图17所示的半导体器件的存储器模块7000的示范性实施方式。 如图19所示，存储器模块7000可以包括安装在模块板上的一个或多个半导体器件7100。 半导体器件7100可以被实施为具有DRAM芯片，每个DRAM芯片可以包括多个半导体集成电路层。该多个半导体集成电路层包括一个或多个接口或控制芯片7110和一个或多个从芯片7120。接口或控制芯片7110可以包括接口电路和存储器管理单元，以及从芯片7120可以包括存储单元。接口或控制芯片7110还可以包括存储单元，以及在这种情况下，在接口或控制芯片7110中生成的与存储器策略有关的信号，例如来自于刷新调度器的刷新命令和刷新地址，可以提供给包括在接口或控制芯片7110中的存储单元。TSV可以用来在半导体集成电路层之间连接信号。存储器模块7000通过系统总线与存储器控制器7200通信， 以使得在存储器模块7000和存储器控制器7200之间发送和接收数据DQ、命令/地址信号 CA、时钟信号CLK等等。在图19所示的存储器模块7000中，用于管理存储操作的单独芯片不需要被安装在模块板上。也就是说，每个半导体器件7100的一些半导体集成电路层可以作为接口或控制芯片操作，以及用于存储器管理的管理单元可以位于每个接口或控制芯片中。结果，从存储器模块7000来看，可以提高集成度。图20是根据本发明构思的示范性实施例的在其上安装有存储器系统的计算系统 8000的框图。根据本发明构思的半导体器件可以作为RAM 8200被安装在诸如移动设备或台式计算机之类的信息处理系统上。作为RAM8200安装的半导体器件可以遵循先前描述的多个实施例的一个。例如，RAM8200可以是根据上述实施例的半导体器件或存储器模块。图 20所示的RAM8200可以包括存储器件和存储器控制器。根据本发明构思的实施例的计算系统8000可以包括电连接到总线8500的CPU 8100、RAM 8200、用户接口 8300和非易失性存储器8400。非易失性存储器8400可以是诸如固态驱动器(SSD)或HDD之类的大容量存储设备。在计算系统8000中，在上述实施例中的RAM 9200可以包括DRAM芯片和存储器管理芯片，DRAM芯片包括用于存储数据的DRAM单元，存储器管理芯片包括与存储器的策略有关的各种功能块。RAM 9200还可以包括接口或控制芯片和从芯片，接口或控制芯片包括存储器管理单元，从芯片包括DRAM单元。RAM 9200还可以包括多个半导体器件，每个半导体器件可以包括包含存储器管理单元的半导体集成电路层和包含DRAM单元的半导体集成电路层。用于改善存储操作的各种策略应用于RAM 8200并且它们被集成到存储器管理芯片中，从而提高存储操作性能而不降低DRAM芯片的通用特征。因此，根据本发明构思的实施例的RAM 8200可以应用于各种应用，以及也可以提高使用存储操作的每个应用的存储性能。计算系统8000也可应用于台式计算机、笔记本计算机和诸如蜂窝电话之类的移动设备。 已经参考附图提供了对本发明构思的实施例的描述以彻底理解本发明构思，因而该描述不应该被理解为用来限制本发明构思。本领域普通技术人员也清楚可知，在不离开本发明构思的基本原理的情况下可以进行各种改变和修改。
权利要求
1.一种存储器模块，包括多个动态存储器件，每个动态存储器件包括动态存储单元阵列，动态存储单元阵列在其中具有各个区域，该多个动态存储器件被配置为响应于命令操作该各个区域；和DRAM管理单元，在该模块上并且耦接到该多个动态存储器件，包括存储器件操作参数存储电路，该存储器件操作参数存储电路被配置为存储对于各个区域的存储器件操作参数以影响各个区域响应于该命令的操作。
2.如权利要求1所述的存储器模块，其中该存储器件操作参数包括用于影响在各个区域中执行的刷新操作的刷新操作参数。
3.如权利要求2所述的存储器模块，其中该DRAM管理单元被配置为响应于与第一区域有关的第一刷新操作参数控制对于第一区域的刷新以及响应于与第二区域有关的第二刷新操作参数控制对于第二区域的刷新。
4.一种动态存储器管理电路，包括动态随机存取存储器(DRAM)操作参数存储电路，包括在DRAM管理单元中，该DRAM操作参数存储电路被配置为存储对于DRAM的各个区域的刷新操作参数，该刷新操作参数被配置为单独影响各个区域的刷新操作。
5.如权利要求4所述的电路，其中该刷新操作参数包括刷新字段值，该刷新字段值被配置为对于每一个区域指示是否将基于对于每一个区域的刷新字段值与指示刷新时间间隔的当前部分的主时间间隔标记的比较来执行对于每一个区域的请求的刷新操作。
6.如权利要求5所述的电路，其中当对于相关区域的刷新字段值与主时间间隔标记匹配时执行请求的刷新操作，以及当对于该相关区域的刷新字段值与主时间间隔标记不匹配时不执行请求的刷新操作。
7.如权利要求5所述的电路，其中所述指示刷新时间间隔的当前部分的主时间间隔标记包括刷新时间间隔的上半部分或刷新时间间隔的下半部分。
8.如权利要求7所述的电路，还包括刷新驱动器电路，可操作地耦接到该DRAM操作参数存储电路，被配置为，如果基于与主时间间隔标记的比较，用于当前操作的地址被调度用于在刷新时间间隔的当前部分期间的后期的刷新请求，则将对于当前操作针对的区域的刷新字段值反转。
9.如权利要求7所述的电路，还包括刷新驱动器电路，可操作地耦接到该DRAM操作参数存储电路，被配置为，如果基于与主时间间隔标记的比较，用于当前操作的地址被调度用于在刷新时间间隔的当前部分中的前期的刷新请求但是被跳过，则将对于当前操作针对的区域的刷新字段值反转。
10.如权利要求5所述的电路，其中该刷新操作参数还包括双保持字段值，被配置为对于每一个区域指示多个不同的刷新时间间隔中的一个以与之使用。
11.如权利要求10所述的电路，其中该双保持字段值基于各个区域中的单元的数据保持根据刷新频率的确定来分配给区域。
12.如权利要求11所述的电路，其中为具有较小数据保持的第一区域分配指示更频繁的刷新的双保持字段值，以及为具有较大数据保持的第二区域分配指示比第一区域较不频繁的刷新的双保持字段值。
13.如权利要求4所述的电路，其中该刷新操作参数包括双保持字段值，该双保持字段值被配置为对于每一个区域指示是否将基于对于每一个区域的双保持字段值与指示低频率刷新时间间隔的当前部分的主时间间隔标记的比较来执行对于每一个区域的请求的刷新操作。
14.如权利要求13所述的电路，其中当对于为其请求刷新操作的相关区域的双保持字段值包括小于低频率刷新时间间隔的最高频率刷新时间间隔时，总是执行请求的刷新操作。
15.如权利要求13所述的电路，其中当对于为其请求刷新操作的相关区域的双保持字段值与主时间间隔标记匹配时，执行请求的刷新操作，以及当该双保持字段值与主时间间隔标记不匹配时不执行请求的刷新操作。
16.如权利要求15所述的电路，其中当对于为其请求刷新操作的相关区域的双保持字段值与主时间间隔标记的最低有效位匹配时，执行请求的刷新操作，以及当该双保持字段值与主时间间隔标记的最低有效位不匹配时不执行请求的刷新操作。
17.如权利要求15所述的电路，其中当对于为其请求刷新操作的相关区域的双保持字段值与主时间间隔标记的所有位匹配时，执行请求的刷新操作，以及当该双保持字段值与主时间间隔标记的所有位不匹配时不执行请求的刷新操作。
18.如权利要求4所述的电路，其中该DRAM操作参数存储电路包括寄存器电路，该寄存器电路对于每一个区域包括单独的刷新字段值。
19.如权利要求5所述的电路，其中该刷新时间间隔包括特定的时间间隔，在该特定的时间间隔之内DRAM中的单元被刷新以保持数据。
20.一种存储器模块，包括多个动态存储器件，在该模块上，每个动态存储器件包括动态存储单元阵列，动态存储单元阵列在其中具有各个页，该多个动态存储器件被配置为响应于命令操作各个页；和存储器件操作参数存储电路，包括在该模块上的存储器缓冲器件中，可操作地耦接到该多个动态存储器件，该存储器件操作参数存储电路被配置为存储对于各个页的存储器件操作参数，以影响各个页响应于命令的操作。
21.一种存储器模块，包括多个动态存储器件，在该模块上，每个动态存储器件包括动态存储单元阵列，该动态存储单元阵列在其中具有各个页；DRAM管理单元，耦接到该多个动态存储器件以及耦接到该模块的外部接口，包括动态存储器件操作参数存储电路，该动态存储器件操作参数存储电路被配置为存储对于各个页的每一个的各个刷新操作参数以影响各个页的每一个中的刷新操作。
22.—种存储器系统，包括存储器控制器设备，被配置为写和读该存储器系统中的数据；和存储器模块，耦接到该存储器控制器设备，该存储器模块包括多个动态存储器件，在该模块上，每个动态存储器件包括动态存储单元阵列，动态存储单元阵列在其中具有各个区域，该多个动态存储器件被配置为响应于该存储器控制器设备的操作来操作各个区域；和DRAM管理单元，在该模块上并且耦接到该多个动态存储器件，包括存储器件操作参数存储电路，该存储器件操作参数存储电路被配置为存储对于各个区域的刷新操作参数以影响各个区域响应于存储器控制器设备的操作的操作。
23.—种堆叠式存储器件，包括第一集成电路层，包括DRAM管理单元，包括存储器件操作参数存储电路，该存储器件操作参数存储电路被配置为存储对于动态存储单元阵列的各个区域的每一个的存储器件操作参数以影响各个区域响应于命令的操作；第二集成电路层，位于该第一集成电路层上方，通过直通硅孔耦接到第一集成电路层， 包括该动态存储单元阵列，动态存储单元阵列在其中具有各个区域。
24.一种存储器系统，包括动态存储器件，包括动态存储单元阵列，动态存储单元阵列在其中具有多个区域，该动态存储器件被配置为响应于命令操作该多个区域；和控制电路，耦接到该动态存储器件，该控制电路被配置为发出该命令；知动态存储器件操作参数存储电路，包括在该控制电路中，被配置为存储对于相应几个区域的存储器件操作参数以影响该多个区域的相应几个区域响应于该命令的操作。
25.一种操作动态存储器管理电路的方法，包括将对于动态随机存取存储器(DRAM)的各个区域的刷新操作参数存储在DRAM操作参数存储电路中，该刷新操作参数单独地影响各个区域的刷新操作；以及基于该刷新操作参数单独地执行对于各个区域的刷新操作。
26.如权利要求25所述的方法，其中该刷新操作参数包括刷新字段值，该刷新字段值被配置为对于每一个区域指示是否将执行对于每一个区域的请求的刷新操作，该方法还包括接收请求的对于区域的刷新操作；以及将对于该区域的刷新字段值与指示刷新时间间隔的当前部分的主时间间隔标记相比较。
27.如权利要求沈所述的方法，还包括当对于该区域的刷新字段值与该主时间间隔标记匹配时，执行请求的刷新操作；以及当对于该区域的刷新字段值与该主时间间隔标记不匹配时，跳过请求的刷新操作。
28.如权利要求沈所述的方法，其中所述指示刷新时间间隔的当前部分的主时间间隔标记包括刷新时间间隔的上半部分或刷新时间间隔的下半部分。
29.如权利要求28所述的方法，还包括如果基于与主时间间隔标记的比较，用于当前操作的地址被调度用于在刷新时间间隔的当前部分期间的后期的刷新请求，则将对于当前操作针对的区域的刷新字段值反转；以及如果基于与主时间间隔标记的比较，用于当前操作的地址的刷新在刷新时间间隔的当前部分中的前期被跳过，则将对于当前操作针对的区域的刷新字段值反转。
30.如权利要求沈所述的方法，其中存储刷新操作参数还包括存储双保持字段值，被配置为对于每一个区域指示多个不同的刷新时间间隔中的一个以与之使用。
31.如权利要求30所述的方法，其中该双保持字段值基于各个区域中的单元的数据保持根据刷新频率的确定来分配给区域。
32.如权利要求31所述的方法，其中为具有较小数据保持的第一区域分配指示更频繁的刷新的双保持字段值，以及为具有较大数据保持的第二区域分配指示比第一区域较不频繁的刷新的双保持字段值。
33.如权利要求25所述的方法，其中该刷新操作参数还包括双保持字段值，被配置为对于每一个区域指示是否将执行对于每一个区域的请求的刷新操作，该方法还包括接收请求的对于区域的刷新操作；以及将对于该区域的双保持字段值与指示低频率刷新时间间隔的当前部分的主时间间隔标记相比较。
34.如权利要求33所述的方法，还包括当对于为其请求刷新操作的区域的双保持字段值包括小于该低频率刷新时间间隔的最高频率刷新时间间隔时，总是执行请求的刷新操作。
35.如权利要求33所述的方法，还包括当对于为其请求刷新操作的区域的双保持字段值与该主时间间隔标记匹配时，执行请求的刷新操作；以及当该双保持字段值与该主时间间隔标记不匹配时，跳过请求的刷新操作。
36.如权利要求35所述的方法，还包括当对于为其请求刷新操作的区域的双保持字段值与该主时间间隔标记的最低有效位匹配时，执行请求的刷新操作；以及当该双保持字段值与该主时间间隔标记的最低有效位不匹配时，跳过请求的刷新操作。
37.如权利要求35所述的方法，还包括当对于为其请求刷新操作的区域的双保持字段值与该主时间间隔标记的所有位匹配时，执行请求的刷新操作；以及当该双保持字段值与该主时间间隔标记的所有位不匹配时，跳过请求的刷新操作。
38.一种存储器模块，包括 模块板；安装在该模块板上的一个或多个第一半导体芯片，第一半导体芯片的每一个包括存储单元阵列，存储单元阵列在其中具有各个区域；以及安装在该模块板上的第二半导体芯片，第二半导体芯片包括用于存储对于各个区域的操作参数的存储电路，以使得第二半导体芯片通过参考该操作参数来逐个区域地控制第一半导体芯片中的每个存储单元阵列。
39.如权利要求38所述的存储器模块，其中该各个区域包括响应于单个行地址同时存取的多个页。
40.如权利要求38所述的存储器模块，其中该操作参数包括与对于各个区域的每一个运行刷新操作有关的第一信息，以及第二半导体芯片还包括刷新调度器，该刷新调度器被配置为通过参考第一信息来生成刷新地址以有选择地对各个区域执行刷新操作。
41.如权利要求40所述的存储器模块，其中该刷新调度器根据预定的刷新周期值对各个区域执行刷新操作，以及当在对于各个区域的顺序刷新操作期间对各个区域中的一些执行数据写或读操作时， 该刷新调度器控制跳过对于该各个区域的一些的刷新操作。
42.如权利要求41所述的存储器模块，其中该刷新调度器在其中存储将要与第一信息相比较的第一主标记，以及该刷新调度器控制对各个区域中的第一主标记和第一信息之间的比较结果为第一状态的一个区域执行刷新操作，以及控制在比较结果为第二状态时跳过刷新操作。
43.如权利要求40所述的存储器模块，其中该操作参数还包括与各个区域的每一个的刷新周期有关的第二信息，以及 该刷新调度器通过进一步参考该第二信息来生成刷新地址以有选择地对各个区域执行刷新操作。
44.如权利要求43所述的存储器模块，其中该刷新调度器还在其中存储将要与第二信息相比较的第二主标记，以及该刷新调度器基于第二主标记和第二信息之间的比较结果来控制对各个区域中具有长的刷新周期的一些区域跳过刷新操作。
45.如权利要求38所述的存储器模块，其中该操作参数包括指示各个区域的每一个中是否存在错误位的信息，以及该第二半导体芯片还包括清理器，该清理器被配置为通过参考所述指示是否存在错误位的信息来有选择地监视存在错误位的区域。
46.如权利要求38所述的存储器模块，其中该操作参数包括指示在区域中是否存在不可纠正的错误的第一信息和指示用于替换该存在不可纠正的错误的区域的冗余区域的地址的第二信息，以及该第二半导体芯片还包括地址交换控制单元，用于通过参考第一信息和第二信息来将存在不可纠正的错误的区域的地址替换为该冗余区域的地址。
47.如权利要求38所述的存储器模块，其中该操作参数包括与该存储单元阵列的多个区域的每一个的操作电压的电平有关的信息，以及该第二半导体芯片通过参考与该操作电压的电平有关的信息来控制对于各个区域的刷新操作。
48.如权利要求38所述的存储器模块，其中该操作参数包括指示各个区域的每一个中存在错误位的数目的信息，以及该半导体芯片包括检错与纠错(ECC)单元，用于通过参考所述指示错误位的数目的信息来生成具有不同位数的ECC奇偶校验位。
全文摘要
提供执行DRAM刷新操作的存储电路、系统和模块及其操作方法。其中存储器模块可以包括多个动态存储器件，每个动态存储器件可以包括动态存储单元阵列，其中具有各个区域，其中该多个动态存储器件可以被配置为响应于命令操作各个区域。DRAM管理单元可以在该模块上并且耦接到该多个动态存储器件，并且可以包括存储器件操作参数存储电路，该存储器件操作参数存储电路被配置为存储各个区域的存储器件操作参数以影响各个区域响应于命令的操作。
文档编号G11C11/406GK102456394SQ201110320569
公开日2012年5月16日 申请日期2011年10月20日 优先权日2010年10月20日
发明者全永铉, 崔周善, 朴哲佑, 黄泓善 申请人:三星电子株式会社