专利名称：用于动态存储电路的读出的方法和电路的制作方法
技术领域：
本发明涉及一种从动态存储单元中快速读出数据的方法。此外，本发明涉及一种用于执行该方法的读出电路以及动态存储电路。
背景技术：
动态半导体存储器(如DRAM)具有带有存储电容器的存储单元，该存储电容器的电荷可利用字线可连接地被施加到位线上。为了可以检测到存储电容器的少量电荷，应用可检测到两条相邻的位线之间的最小的电荷差的读出放大器电路。该读出电路对通过存储单元的电荷引起的各自的位线与其相邻位线之间的电势差进行放大，并同时将具有较小电势势的位线拉到预定的低电势(Low-Potential)，而将具有较高电势的位线拉到预定的高电势(High-Potential)。该放大过程同时用于将电荷信息再次重写到存储单元中。
通过重写的必要性，表示高的电容性负载的整个位线的电势必须被提高或降低到预定值。只有在两条位线上出现预定的电势时，存储单元的信息才被连接到数据总线上。这种传统的概念的缺点尤其是在于，读出过程的持续时间直接与针对位线上的电势变化必需的时间有关，并因此与重写过程的持续时间有关。
发明内容
因而，本发明的任务在于，提高从动态存储单元中读出数据的速度。该任务通过根据权利要求1所述的方法、通过根据权利要求6所述的读出电路和通过根据权利要求17所述的动态存储电路来解决。其它有利的改进方案在从属权利要求中给出。
根据本发明装设动态存储电路，其中，至少一个存储单元经字线和所属的位线是可寻址的，其中，存储单元经位线与第一读出放大器连接，并且其中，在位线和读出放大器之间装设开关元件，该开关元件在断开的状态下将第一读出放大器与位线分离。根据本发明，通过断开开关元件，将表示相对高的电容性负载的位线在评估过程期间与第一读出放大器去耦合。因此，第一读出放大器不需要调整整个位线上的电势，而只需调整与该位线去耦合的部分线路上的电势。由于该部分线路相对位线表示明显更小的电容性负载，所以通过本发明的概念可以与传统的读出方法相比更快地实现该部分线路上的电势的变化并因此更快地实现位线和相邻的互补位线之间的电势差的评估过程。由此明显减少存储单元的有效的读出时间，并且提高了动态存储电路的性能。
本发明的有利的实施方案规定，在借助第二读出放大器断开开关元件之后将信息重写入存储单元中。在此，第二读出放大器经位线与存储单元连接，并且在断开开关元件时与第一读出放大器分离。由于从存储单元中读出信息并将该信息重新重写入存储单元中以有利的方式借助两个独立的开关电路来实现，所以该电路对其各自的任务可以彼此独立地被最优化。通过借助于开关元件来分离两个读出放大器，实现信息的读出和在时间上与信息的重写入存储单元的过程无关地转发到数据总线上。
根据本发明的另一实施方案，通过第二读出放大器在信息被传输到数据总线上之后才实现该信息的重写。由于该时间顺序，通过第二读出放大器的重写过程避免评估信息时对第一读出放大器的可能的干扰。
在本发明的另一有利的实施方案中，重写过程通过第二读出放大器至少部分地在时间上与通过第一读出放大器来评估位线的信息和/或与通过第一读出放大器将该信息传输到数据总线上并行地来实现。由于位线和第二读出放大器根据本发明借助于开关元件已经在通过第一读出放大器的评估过程开始时与该第一读出放大器去耦合，所以与评估过程无关地实现重写过程。因而，重写过程已经紧接在第一读出放大器去耦之后、也就是在时间上与通过第一读出放大器来评估位线的信息或与通过第一读出放大器将信息传输到数据总线上并行地来实现。由此，可将对存储电路的存取以有利的方式进一步最优化。
以下，根据附图对本发明加以详细说明。其中图1示意性地示出动态存储电路的传统的读出电路；图2示意性地示出本发明的读出电路的第一实施例；图3示意性地示出本发明的读出电路的另一实施例；以及图4示意性地示出共享位线(Shared-Bitline)实施方式中的另一本发明的读出电路。
具体实施例方式
图1示例性地示出根据现有技术的动态存储电路的存储单元的列的读出电路。
动态半导体存储器(例如DRAM)具有大量以矩阵形式按行和列布置的存储单元，这些存储单元通常经字线和位线来寻址。在此，每个存储单元被布置在字线和位线上，并且具有选择晶体管和例如沟道式电容器形式的存储电容器。为了简化，图1只示出被连接到位线BL和字线WL的单个存储单元M。存储单元M的存储电容器可以以预定电荷的形式来存储信息单位。为了读出动态存储单元M的内容，该存储单元M的选择晶体管借助所属的字线WL来激活，并由此将存储单元M与所属的位线BL连接。在此从存储电容器流到位线BL上的电荷提高了位线BL的电势。由于位线BL相对存储单元M表示高的电容性负载，所以位线BL上的电势变化可是结果是非常小。为了检测到位线BL的电势，通常应用被构造为差分放大器(读出放大器(SenseAmplifier))的读出放大器SA。读出放大器SA比较位线BL的电势与相邻位线BL(所谓的互补位线)的电势，并且放大在这两条线路BL、BL之间存在的电势差。在此，具有较高电势的那条位线被拉到预定的高电势(High Potential)，而另一条位线被拉到预定的低电势(Low Potential)。
由于传统的读出电路的读出放大器SA除了对位线BL上的信息进行评估之外还有以下任务，即将所读出的信息再次重写入存储单元M中，所以，在读出放大器SA与相应的数据线连接且该信息可被转发到数据总线DAT上之前，整个位线BL的电势才必须被拉到预定值。
由于整个位线BL所表示的电容性负载，在相应的延迟之后才出现所希望的位线电势。因而，在传统的概念中，将信息转发到数据总线DAT上才随着相应的延迟实现，其中整个读出过程的持续时间直接与针对位线BL上的电势变化必需的时间有关，并因此与重写过程的持续时间有关。
为了加速读出过程，以下描述的本发明的概念规定，与写过程无关地执行读出过程。
图2首先示出本发明的动态存储器的读出电路的第一实例。在这种情况下，与图1相类似，出于清楚的原因，示出只带有单个存储单元M的位线BL。通常，位线BL与大量存储单元连接。这里示出的存储单元M被连接到所属的字线WL上。此外，装设放大器电路SAM，用于读出在存储单元M中所存储的信息电荷。放大器电路SAM经位线BL与存储单元M连接。为了将所读出的信息传输给数据总线DAT，读出放大器SAM经开关设备被连接到数据总线DAT的线路上。该开关设备经用于选择列的相应的控制线CLS来激活。
此外，读出放大器与另一条、与位线BL相邻的线路BL连接。该线路BL是用于动态存储单元M的读出过程的互补的位线。
与图1中所示的传统的读出电路不同，本发明的概念规定了被布置在位线BL和读出放大器SAM之间的开关元件MUX。优选地被构造为半导体晶体管的开关元件MUX在断开状态下将读出放大器SAM与位线BL和存储单元M分离。此外，在互补的位线BL和读出放大器SAM之间装设另一开关元件MUX，该另一开关元件MUX与第一开关元件MUX类似地构造并且在断开状态下将读出放大器SAM与互补的位线BL分离。两个开关元件MUX、MUX经公共的控制线X来连接。
为了读出在存储单元M中所存储的信息单位，存储单元M通过所属的字线WL来激活。可是，优选地预先通过激活相应的控制线X来闭合开关元件MUX，并因此将读出放大器SAM与位线BL导电连接。通过激活字线，存储单元的选择晶体管被激活，而且存储电容器与位线BL连接。由此在存储电容器中所存储的电荷流到位线BL上，并因此改变该位线BL的电势。由于开关元件MUX已经预先闭合，所以位线的电势也施加在读出放大器SAM或将读出放大器SAM与开关元件MUX连接的相应的线路段L。为了检测到位线BL上的电势变化，激活读出放大器SAM，其中该读出放大器SAM将位线BL的电势与互补的位线BL的电势进行比较，并且将这两个电势彼此拉开。
为了加速读出过程，根据本发明规定，在评估过程期间，读出放大器SAM与存储单元M和位线BL去耦合。为此，在评估过程期间，开关晶体管MUX被断开，其中相应的控制信号被施加到开关晶体管MUX、MUX的控制线X上。一旦读出放大器SAM已开始评估这两条线路BL、BL之间的电势差，这就优选地直接在激活存储单元M之后发生。通过断开开关晶体管MUX，读出放大器SAM与存储单元M和位线BL去耦合。同时，被连接到同一控制线X的互补的开关晶体管MUX被断开，而读出放大器SAM与互补的位线BL去耦合。通过去耦合位线BL、BL，读出放大器SAM必须改变只在与位线BL相比相对小的线路段L上的电势。在评估位线BL和互补的位线BL之间的电势差时，读出放大器SAM因而将相对短的线路段L、L的电势彼此拉开。
一旦读出放大器SAM已调整相应的线路段L、L上的各自的电势，所读出的信息就可被转发给数据总线DAT。这类似于传统的方法通过借助相应的控制线CLS激活开关设备来实现，以致在读出放大器SAM和数据总线DAT的相应的线路之间产生电连接。
由于在本发明的概念中位线BL、BL表示的大的电容性负载与读出放大器SAM去耦合，所以这还只看成与位线BL、BL分离的线路段L、L的相对小的电容性负载。因而，针对转发给数据总线必需的线路段L、L上的电势明显更快地达到。根据实施方案，由此得到相对传统的读出概念明显降低的读出时间。
在动态存储电路中，为了得到其内容，从存储单元M中读出的信息接着再次被重写入存储单元M中。为了在本发明的概念中实现重写过程，原则上采用两种可替换的方法。一方面，信息重写入存储单元M与传统概念类似地借助已经用于读出的读出放大器SAM来实现。另一方面规定，读出和重写借助两个独立的放大器电路来执行。在第一变型中，重写在读出过程结束并且信息已被转发给数据总线DAT之后才实现。在第二变型中，重写过程根据独立的放大器电路至少部分地在时间上与读出过程并行地实现。
图2示出根据第一变型的仅仅具有单个读出放大器SAM的读出电路，该读出放大器SAM或者用于读出信息或者用于重写信息。
为了将信息重写入存储单元M中，读出放大器SAM必须再次与位线BL和互补的位线BL连接。这通过闭合相应的开关晶体管MUX、MUX来实现。按照在位线BL和所属的线路段L之间哪个电势差占支配地位，在此得到这两条线路BL、L之间的电势平衡，以致电流流过开关元件MUX。这同样适用于通过闭合第二开关元件MUX彼此连接的互补的位线BL和所属的互补的线路段L。由于放大器电路SAM从读出过程开始始终仍然是活性的，所以该放大器电路SAM抵制线路段L、L上通过电势平衡引起的电势的变化。由此保持这两条线路段L、L之间的相对的电势差，并因此得到在整个重写过程期间所读出的信息。
在位线BL上已出现与预先读出的信息相对应的电势之后，存储单元M通过激活其选择晶体管来与位线BL连接，以致与信息相对应的电荷流回到存储单元M的电容器中。可替换地，存储单元M已经在整个重写过程保持活性，以致所希望的电荷信息在调整位线BL上的电势时已经流入存储单元M的存储电容器中。在存储单元M的存储电容器被充电有必要的电荷量之后，存储单元M通过去激活其选择晶体管来与位线BL分离。
在图2中所示出的本发明的读出电路的第一变型的特征在于较小的附加电路花费。为了实现这一点，仅仅必需每对位线BL、BL两个附加的开关元件MUX、MUX，附加的控制线X和用于产生开关元件MUX、MUX的控制信号的相应的控制电路。
而在第一变型中重写过程根据单个读出放大器SAM在时间上在读出过程之后实现，以下描述的、根据第二变型的读出电路的特征在于，重写过程和读出过程基本上可在时间上并行地实现。由此，存储电路的存取时间还能进一步被减小。
图3示出具有用于读出信息和用于重写信息的两个独立的放大器电路SAM、SAL的本发明的读出电路的实施例。在此，读出电路再度经过位线BL与矩阵形存储单元阵列的列的大量存储单元连接。出于清楚的原因，相应的位线BL的存储单元通过单个存储单元M来表示。为了读出相应的存储单元M，与前述实施例中所示出的读出电路类似，装设第一读出放大器SAM，该第一读出放大器SAM经开关元件MUX与位线BL和存储单元M连接。开关元件MUX在断开状态下将第一读出放大器SAM与剩余的位线和存储单元M分离。
与图1和2中所示的针对读出过程和重写过程只装设单个放大器电路的读出电路不同，图3中所示出的读出电路具有第二读出放大器SAL，用于将信息重写入存储单元M中。在此，第二读出放大器这样被布置，使得通过断开开关元件MUX来将两个读出放大器SAM、SAL彼此分离，而第二读出放大器SAL与位线BL保持连接。
从存储单元中读出电荷信息与重写过程无关地来实现，并且基本上与前述实施例类似地来实现。在这种情况下，首先闭合开关MUX，并因此将第一读出放大器SAM与位线BL连接。经字线WL，紧接着激活存储单元M的选择晶体管，经该选择晶体管再度建立存储电容器与所属的位线BL的电连接。在这种情况下，在存储单元M的存储电容器中所存储的电荷信息流到位线BL上，由此，位线BL的电势稍微变化。
为了检测到位线BL的电势的变化，与图2类似，应用第一读出放大器SAM。该第一读出放大器SAM优选地被构造为差分放大器(Sense Amplifier)。第一读出放大器SAM评估位线BL的电势，其方式是该第一读出放大器SAM将该电势与相邻的位线BL(所谓的互补的位线)的电势进行比较并且对在这两条线路BL、BL之间存在的电势差进行放大。在此，具有检测到的较高电势的位线被拉到预定的高电势(High Potential)，而具有检测到的较低电势的位线被拉到预定的低电势(Low Potential)。
在评估过程期间，第一读出放大器SAM通过断开被布置在第一和第二读出放大器SAL、SAM之间的开关晶体管MUX与位线BL、存储单元M和第二读出放大器SAL去耦合。在此，开关元件MUX的断开直接在根据位线BL与其互补的位线BL之间的存储单元M的电荷已建立足够大的电势差之后实现，该电势差可以由第一读出放大器SAM检测到。这通常直接在激活各自的存储单元M的选择晶体管之后是这种情况。利用其激活开关晶体管MUX的延迟尤其是与在存储单元M中所存储的电荷的多少、位线BL的电容和存储单元M的电容以及所参与的晶体管的开关时间有关，并因此可根据电路结构来变化。
由于开关元件MUX、MUX共同受到控制，所以在断开开关元件MUX时，第一读出放大器SAM同样与互补的位线BL分离。
在将第一放大器电路SAM与两条位线BL、BL去耦合之后，第一读出放大器SAM只须彼此拉开两条与位线BL、BL分离的线路段L、L的电势。由于该线路段L、L与整个位线相比表示极小的电容性负载，所以该线路段L、L上的信息的评估可以比在传统的读出方法中更快地实现。由此明显缩短针对读出过程必需的时间。
为了再次将信息重写入存储单元M中，第二读出放大器SAL优选地直接在断开开关元件MUX、MUX之后被激活。在此，在两条位线BL、BL之间根据从存储单元M中读出的电荷信息还存在的电势差由第二放大器电路SAL来放大。在此，具有检测到的较高的电势的位线被拉到预定的高电势(High Potential)，而具有检测到的较低的电势的位线被拉到预定的低电势(Low Potential)。一旦位线BL具有预定的电势，则通过闭合选择晶体管来将存储单元M与位线BL分离。
在此，重写过程优选地基本上在时间上与读出过程并行地来实现，该读出过程也就是通过第一读出放大器SAM来评估这两条线路段L、L的电势并将该信息传输到数据总线DAT上。
可替换地，在断开开关元件MUX的时刻或在断开开关元件MUX之前的时刻已经激活第二读出放大器SAL也是可能的，以便启动将信息重写入存储单元M中。此外，与第一读出放大器SAM同时或者甚至在第一读出放大器SAM之前激活第二读出放大器SAL似乎也是可能的。可是，这种替换方案的前提是，第二读出放大器SAL的激活不负面影响或干扰通过第一读出放大器SAM来评估信息。
在图3中示例性示出的第二读出放大器SAL的布置不一定是必要的。更确切地说，在位线BL的另一端或在位线BL内布置第二读出放大器也是可能的。此外，第二读出放大器SAL可能作为外部放大器电路被布置在位线BL之外，并且仅仅经过独立的线路与该位线BL连接(这里来示出)。
图4示出本发明的另一实例，其中，存储电路具有所谓的开放位线(Open-Bitline)架构。在这种情况下，存储单元系列的读出电路被布置在两条位线BL、BL′之间。这里所示出的电路由两个彼此组合的、根据图3的读出电路组成，其中这两个读出电路共享共同的第一读出放大器SAM，可是具有独立的第二读出放大器SAL、SAL′，用于将信息重写入各自的存储单元M、M′中。按需要，第一读出放大器SAM与图3类似地经共同控制的开关元件MUX、MUX与左侧的位线BL、BL连接，或者经共同被连接到另一控制线X′的开关元件MUX′、MUX′与右侧的位线BL′、BL′连接，以便对相应的左侧或者右侧的位线BL、BL′的存储单元M、M′进行存取。
所有在权利要求、说明书和附图中公开的本发明的特征不仅单个而且组合地对于本发明是重要的。
权利要求
1.用于从动态存储电路中读出数据的方法，其中，至少一个存储单元(M，M′)经字线(WL，WL′)和位线(BL，BL′)是可寻址的，其中，所述存储单元(M，M′)经所述位线(BL，BL′)与用于读出在所述存储单元(M，M′)中所存储的信息的第一读出放大器(SAM)连接，和其中，装设在断开状态下将所述第一读出放大器(SAM)与所述位线(BL，BL′)分离的开关元件(MUX，MUX′)和用于将所述信息重写入所述存储单元(M，M′)的第二读出放大器(SAL，SAL′)，该方法具有如下的方法步骤a)闭合所述开关元件(MUX，MUX′)，以便将所述第一读出放大器(SAM)与所述位线(BL，BL′)连接，b)激活所述字线(WL，WL′)，以便激活用于读出的所述存储单元(M，M′)，c)激活所述第一读出放大器(SAM)，以便开始评估所述位线(BL，BL′)的信息，d)断开所述开关元件(MUX，MUX′)，以便将所述位线(BL，BL′)与所述第一读出放大器(SAM)去耦合，和e)将所读出的信息递交到数据总线(DAT)上，其特征在于，在方法步骤d)中断开所述开关元件(MUX，MUX′)之后，所述信息借助所述第二读出放大器(SAL，SAL′)被重写入所述存储单元(M，M′)中，其中，所述第二读出放大器(SAL，SAL′)经所述位线(BL，BL′)与所述存储单元(M，M′)连接，并通过在方法步骤d)中断开所述开关元件(MUX，MUX′)与所述第一读出放大器(SAM)分离。
2.根据权利要求1所述的方法，其特征在于，在方法步骤e)中将信息传输到所述数据总线(DAT)上之后，进行重写过程，并且该重写过程包含以下步骤f)激活所述第二读出放大器(SAL，SAL′)，和g)通过所述第二读出放大器(SAL，SAL′)将所述信息重写入所述存储单元(M，M′)中。
3.根据权利要求1所述的方法，其特征在于，所述重写过程通过所述第二读出放大器(SAL)至少部分地在时间上与通过所述第一读出放大器(SAM)来评估所述位线(BL，BL′)的信息并行地实现，和/或至少部分地在时间上与在方法步骤e)中通过所述第一读出放大器(SAM)将所述信息传输到所述数据总线(DAT)上并行地实现，并且该重写过程包含以下步骤f)激活所述第二读出放大器(SAL，SAL′)，和g)通过所述第二读出放大器(SAL，SAL′)将所述信息重写入所述存储单元(M，M′)中。
4.针对动态存储电路的读出电路，其中，至少一个存储单元(M，M′)经字线(WL，WL′)和位线(BL，BL′)是可寻址的，具有用于读出在所述存储单元(M，M′)中所存储的信息的第一读出放大器(SAM)，其中，所述第一读出放大器(SAM)经所述位线(BL，BL′)与所述存储单元(M，M′)连接并被构造来评估所述位线(BL，BL′)上的所述存储单元(M，M′)的信息，并且其中，所述第一读出放大器(SAM)与数据总线(DAT)连接，由所述第一读出放大器(SAM)所评估的所述位线(BL，BL′)的信息被传输给所述数据总线(DAT)，具有所述第一读出放大器(SAM)和所述位线(BL，BL′)之间的开关元件(MUX，MUX′)，其中，所述开关元件(MUX，MUX′)在断开状态下将所述存储单元(M，M′)和所述位线(BL，BL′)与所述第一读出放大器(SAM)分离，以及具有第二读出放大器(SAL，SAL′)，用于将所述信息重写入所述存储单元(M，M′)中，其中，所述第二读出放大器(SAL，SAL′)经所述位线(BL，BL′)与所述存储单元(M，M′)连接，其特征在于，所述开关元件(MUX，MUX′)被布置在所述第一和所述第二读出放大器(SAM，SAL，SAL′)之间，并在断开状态下将所述第二读出放大器(SAL，SAL′)与所述第一读出放大器(SAM)分离。
5.根据权利要求4所述的读出电路，其特征在于，所述开关元件(MUX，MUX′)被构造为晶体管。
6.根据权利要求4或5所述的读出电路，其特征在于，所述第一和/或所述第二读出放大器(SAM，SAL，SAL′)被构造为读出放大器(Sense-Amplifier)。
7.根据前述权利要求之一所述的读出电路，其特征在于，装设互补的位线(BL，BL′)，用于评估与所述第一读出放大器(SAM)连接的所述位线(BL，BL′)上的信息，其中，装设另一开关元件(MUX，MUX′)，该开关元件(MUX，MUX′)被布置在所述互补的位线(BL，BL′)和所述第一读出放大器(SAM)之间。
8.根据权利要求7所述的读出电路，其特征在于，所述两个开关元件(MUX，MUX；MUX′，MUX′)经公共控制线(X，X′)来控制。
9.根据前述权利要求之一所述的读出电路，其特征在于，所述第一读出放大器(SAM)被布置在存储单元阵列的边缘上。
10.根据前述权利要求之一所述的读出电路，其特征在于，所述第二读出放大器(SAM，SAL′)被布置在存储单元阵列的边缘上。
11.根据前述权利要求之一所述的读出电路，其特征在于，所述第一读出放大器(SAM)在位于所述位线(BL)对面的一侧经第二位线(BL′)与第二存储单元(M′)连接，其中，装设用于将信息重写入所述第二存储单元(M′)的另外的读出放大器(SAL′)，以及其中，第二开关元件(MUX′)被布置在所述第一读出放大器(SAM)和所述另外的读出放大器(SAL′)之间，该第二开关元件(MUX′)在断开状态下将所述第二存储单元(M′)、所述第二位线(BL′)和所述另外的读出放大器(SAL′)与所述第一读出放大器(SAM)分离。
12.具有多个以矩阵形式布置的存储单元(M，M′)的动态存储电路，所述存储单元(M，M′)经位线(BL，BL′)和字线(WL，WL′)是可寻址的，其中，位线(BL，BL′)和所属的互补的位线(BL，BL′)分别与根据权利要求4至11之一所述的读出电路连接。
全文摘要
说明了一种用于从动态存储电路中读出数据的方法，其中，至少一个存储单元(M)经字线(WL)和位线(B)是可寻址的，其中，存储单元(M)经位线(BL)与第一读出放大器(SAM)连接，并且其中，装设开关元件(MUX)，该开关元件(MUX)在断开状态下将第一读出放大器(SAM)与位线(BL)分离，该方法具有以下的方法步骤a)闭合开关元件(MUX)，以便将第一读出放大器(SAM)与位线(BL)连接；b)激活字线(WL)，以便激活用于读出的存储单元(M)；c)激活第一读出放大器(SAM)，以便开始评估位线(BL)的信息；d)断开开关元件(MUX)，以便将第一读出放大器(SAM)与位线(BL)分离，e)将所读出的信息递交到数据总线(DAT)上。
文档编号G11C7/06GK1815627SQ20051012894
公开日2006年8月9日 申请日期2005年12月2日 优先权日2004年12月2日
发明者B·克勒恩, H·费希尔, E·布拉斯, R·克莱因, T·舒曼 申请人:因芬尼昂技术股份公司