一种用于高速动态存储器的相位调制电路及相位调制方法
【专利摘要】本发明涉及一种用于高速动态存储器的相位调制电路，其包括第一可调延时链、鉴相器、连接DQS对应的第一可调延时链的基于延时链的90度相移装置以及分别连接基于延时链的90度相移装置和对应DQ的第一可调延时链的数据采样寄存器；本发明还涉及一种相位调制的方法，方法包括初始化动态存储器内容，向动态存储器写入测试样本并将相位调制电路内各延时链设置为0；调整第一可调延时链使DQS/DQ组内各信号对齐；将DQS信号相移90度。本发明通过延时和相位校准可实现提高DQS的相位延迟稳定性和精确度，使得QDS信号精准的落在有效数据窗中央，从而保证数据信号稳定、精确的传输，增强数据的抗干扰性。
【专利说明】—种用于高速动态存储器的相位调制电路及相位调制方法
【技术领域】
[0001]本发明涉及电子【技术领域】，尤其涉及一种用于高速动态存储器的相位调制电路及相位调制方法。
【背景技术】
[0002]在存储器与其他装置之间传送的数据量正在以飞速增长。为了满足庞大的数据量需求，需要更快的存储器接口协议。在这些更快的接口协议中，例如双倍数据速率(DDR)、双倍数据速率2 (DDR2)、双倍数据速率3 (DDR3)、双倍数据速率4 (DDR4)接口协议，存储器装置与其他装置间的通讯，例如现场可编程门阵列(FPGA)或中央处理单元(CPU)，需要使用数据选通信号(DQS)与多个数据信号(DQ)。其他装置向存储器提供时钟信号后，存储器则根据该时钟向存储器接口提供单个或多个DQS/DQ组，以供其他装置使用。
[0003]DQS/DQ组在存储器端通常是沿对齐的。在其他装置端使用DQS/DQ组时，需要将DQS相移90度使其对齐所有DQ的中心。相移操作是为了满足DQS/DQ使用端寄存器的建立、保持时间的要求，使被采集的DQ能够稳定。
[0004]但是由于印刷电路板布线和其他装置本身存在的片上偏差导致DQS/DQ组中引入了偏移，信号不再沿对齐。由于偏移的存在，单纯的相移DQS 90度不能满足最优的时序。传统的做法是使用可调延时链单调的扫过所有可能的DQS延时，通过平均正确读取DQ时的最大边界延迟参数与最小边界延迟参数使DQS被重新确定在所有DQ的平均中心，其中这里及下文提及的扫过，表示把延时链的值从O逐步调整到10，并在每一次调整过后用DQS去采DQ上的值是否正确。
[0005]但传统做法只能使DQS对齐至DQ的平均中心。当高速动态存储器速率高达1600Mbps以上时，或者DQ之间有较大的偏移时，所述方法不能可靠正确的读取数据，传统方法对高速电路是有限制的。
【发明内容】
[0006]为了克服现有技术的上述缺陷，本发明提供了一种高速动态存储器的相位调制电路及相位调制方法。
[0007]本发明的技术方案如下:
一种用于高速动态存储器的相位调制电路，所述相位调制电路包含在存储器控制电路中，所述存储器控制电路包含在含动态存储器接口的电路中；所述存储器控制电路通过DQS时钟信号和DQ信号与存储器装置通信；其特征在于:
所述相位调制电路包括接收DQS和DQ信号的第一可调延时链、分别接收对应DQS的第一可调延时链和对应DQ的第一可调延时链的输出的鉴相器、连接对应DQS的第一可调延时链的基于延时链的90度相移装置以及分别连接基于延时链的90度相移装置和对应DQ的第一可调延时链的数据采样寄存器。
[0008]在一实施例中，其中所述基于延时链的90度相移装置包括用于对DQS信号进行相移的依次串联的4个第二可调延时链，以及分别由DQS和相移后的DQS提供输入的鉴相器。
[0009]在另一实施例中，其中所述基于延时链的90度相移装置包括用于对DQS信号进行相移的依次串联的两个第二可调延时链以及一个反相器，以及分别由DQS和相移并反相后的DQS提供输入的鉴相器。
[0010]本发明还提供了一种使用上述任一项用于高速动态存储器的相位调制电路进行相位调制的方法，方法包括:
S410:初始化动态存储器内容，向动态存储器写入测试样本并将相位调制电路内各延时链设置为最小值，通常为O;
S420:调整第一可调延时链使DQS/DQ组内各信号对齐；
S430:将DQS信号相移90度。
[0011]优选地，其中步骤S420包括:
S510:将最滞后信号初始化为DQS信号，并从存储器读取测试样本，使其中一个DQ周期输出同频最慢信号；
S520:根据鉴相器输出结果判断DQS是否比任意DQ都滞后:
如果是，则直接进入S560，判断所需测试样本是否均已读取完毕；如果不是，则进入S530，调整DQS对应的第一可调延时链200，使DQS与该DQ相位锁定；在S540，判断在S530中所得延时是否大于已记录的最大延时:
如果是，则进入步骤550，更新最大延时为S530所得值，并标识最滞后信号DQ ;然后进入S560，如果不是，则直接进入S560，判断所需测试样本是否均已读取完成:
如果不是，则进入S570，更改另一测试样本，使另一 DQ周期输出同频最慢信号，并重复执行S520 ;如果是，则进入S580，根据上述结果标识最滞后信号。
[0012]关于步骤S570，测试样本的选取，需要说明一点:由于每一组DQS/DQ信号，需要其中一个DQ输出同频最慢信号。因此，在优选方案中，测试样本的数量即为DQ，而且在每两组DQS/DQ测试样本中，均有相异的DQ信号输出同步最慢信号；其他DQ输出最快信号。
[0013]优选地，其中步骤S420进一步包括:
S610:读取任意未读取测试样本，使DQ周期输出信号；
S620:调整相应DQ的第一可调延时链直至鉴相器相位锁定，并记录所得延时；
S630:判断所需测试样本是否已读取完毕:如果不是，则重复执行S610 ;如果是，则进入 S640 ；
S640:平均相应DQ在S620所得的延时的值，并确定相应第一可调延时链的延时为所得平均值。
[0014]关于步骤S630，测试样本的选取，需要说明一点:假如存储器装置提供DQS时钟信号以及DQ0-DQ5信号，需要读取两组测试样本，在第一组测试样本中，DQ0-DQ5均输出最快信号；在第二组测试样本中，DQ0-DQ5均输出最慢信号。或者可替换地，需要读取7组测试样本，在第一组测试样本中，DQ0-DQ5均输出最快信号；在第2-7组样本中，分别由DQ0-DQ5中的一个DQ信号(每两组测试样本均互不相同)输出最慢信号，其他DQ信号输出最快信号。
[0015]其中步骤S430包括:
依次串联的4个第二可调延时链为DQS信号提供相移后的DQS ；
DQS与相移后DQS为鉴相器提供输入； 当根据鉴相器的输出等量调整第二可调延时链的延时的量，直至相位锁定，第一个可调延时链的输出提供相移90度的DQS。
[0016]作为替换地，其中步骤S430包括:
依次串联的两个第二可调延时链以及反相器为DQS信号提供相移并反相后的DQS ； DQS与相移并反相后的DQS为鉴相器提供输入；
当根据鉴相器的输出等量调整该两个第二可调延时链的延时的量，直至相位锁定，第一个可调延时链的输出提供相移90度的DQS。
[0017]在一实施例中，DQ信号的翻转率等于或者小于DQS信号的翻转率，特别地，DQ信号的翻转率为DQS翻转率的一半。
[0018]本发明的有益效果在于:可实现提高DQS的相位延迟稳定性和精确度，使得QDS信号精准的落在有效数据窗中央，从而保证数据信号稳定、精确的传输，增强数据的抗干扰性。
【专利附图】
【附图说明】
[0019]图1是包含本发明相位调制电路的存储器接口框图；
图2为图1中相位调制电路的框图；
图3是图2电路接口处可能的时序；
图4是通过图2中的相位调制电路的相位调制处理的流程图；
图5是图4中用于标识最滞后信号的流程图；
图6是图4中用于对齐其他DQ与DQS的流程图；
图7是在该特定实施例中使用的一种低翻转率测试样本；
图8是在该特定实施例中使用的一种最快测试样本；
图9是在该特定实施例中使用的DQ2最慢测试样本；
图10不出了图5中动作530之后可能的时序图；
图11示出了执行图6流程图之后可能的时序图；
图12示出了 DQS相移90度之后可能的时序图；
图13不出了基于延时链的90度相移装置的一个实施例；
图14不出了基于延时链的90度相移装置的另一个实施例。
【具体实施方式】
[0020]以下结合附图对本发明的【具体实施方式】作进一步的说明，但本发明不受所述具体实施例的限制。
[0021]对于本领域技术人员来说，附图中某些公知结构及其说明可以省略。
[0022]图1所示为包含本发明中相位调制电路的存储器接口框图。在该实施例中，包含动态存储器100以及含动态存储器接口的电路120。动态存储器100包含单个存储器装置110 ;含动态存储器接口的电路120包含存储器控制电路130和其他逻辑电路140。存储器控制电路130进一步包括相位调制电路150。相位调制电路150调整时钟信号DQS 116与DQ 114的相位关系，以达到正确读取DQ的目的。该框图中，存储器控制电路130通过DQS116和DQ 114与存储器装置110通信，进行读写操作。存储器控制电路130提供相位调制过程中所需要的数据样本。存储器控制电路130经由系统时钟116向存储器装置提供时钟。
[0023]图2更详细地示出了图1中的相位调制电路。该图进一步包括等价的第一可调延时链200、鉴相器250、基于延时链的90度相移装置260以及数据采样寄存器270，其中相位调制电路的各部件的位置和连接关系如图2所示。
[0024]在该实施例中，存储器装置所提供的DQS信号和DQO至DQ3通过图中相应端口提供至相位调制电路。第一可调延时链200的输出为鉴相器250提供输入，且DQ对应的第一可调延时链200根据鉴相器250的输出调整其延时。DQS由与DQS对应的第一可调延时链200延迟产生相移的DQS信号。相移的DQS信号为鉴相器250提供输入。DQ对应的第一可调延时链200根据鉴相器250的相位锁定(以鉴相器250为例，当鉴相器250相位锁定，则DQO与DQS的相位差为O度，即DQO与DQS对齐)结果调整其延时。DQO至DQ3由其对应的第一可调延时链200产生相移的DQ信号。基于延时链的90度相移装置为相移的DQS信号产生相移90度延迟。相移的DQ信号与相移90度后的DQS提供给数据采样寄存器270。
[0025]需要指出的是，虽然图2所示为4个DQ，但是该DQ可以是在可实现的前提上的任意数量的DQ。
[0026]图3示出了图2电路接口处可能的时序，可能导致数据接收窗口的减小及数据接收错误。在该实施例中，时序图示出了数据信号DQO 320 -DQ7 390和数据选通信号DQS310的时序。
[0027]信号DQO 310-DQ7 390是从存储器装置接收的。DQO 310-DQ7 390可能存在相位偏移392。通常，选通信号DQS 310被相移90度以确保正确读取数据信号。但是由于数据信号相位偏移392的存在，单纯地相移DQS 310 90度并不是最优延时，即，有可能导致数据错误。常用的方法是单调的扫过选通信号DQS 310的延时，记录正确读取数据的最小延迟312与最大延迟314，所得最小延迟312与最大延迟314可以取平均得到选通信号DQS310的延迟。可以看到，所述方法确定的选通信号延时使DQS延时至所有数据信号的平均中心，其读取窗口较小，对于高速电路可能会有限制。
[0028]图4所示为利用图2中相位调制电路进行调制处理的流程图。在该方法中，通过调整DQS/DQ组内所有信号的第一可调延时链使得组内所有信号校准对齐，再对DQS相移90度，以确定最优的DQS延时。
[0029]具体的说，在步骤410，初始化动态存储器内容。相位调制电路工作过程中需要用到一组测试样本，步骤410时向动态存储器写入该所需要用到的测试样本并设置相位调制电路内各延时链为最小值，最小值通常为O。在步骤420，调整第一可调延时链使DQS/DQ组内各信号对齐。在步骤420的基础上，在步骤430中通过基于延时链的90度相移装置260使得DQS相移90度至DQ中心。
[0030]在图4中步骤420中，调整第一可调延时链使DQS/DQ组内各信号对齐这一步骤，包括两部分:标识DQS/DQ组内最滞后信号，以及调整并确定DQ对应的第一可调延时链200使DQ与DQS对齐。
[0031]图5为图4步骤420中标识DQS/DQ组内最滞后信号的流程图。在该方法中，根据鉴相器输出判断DQS是否比任意DQ都慢，并通过调整DQS对应的第一可调延时链200至相位锁定，使得最大延时信号能被标识且最大延时能被记录。
[0032]具体的讲，在步骤510，首先将最滞后信号初始化为DQS信号，并从存储器读取测试样本，使其中一个DQ周期输出同频最慢信号。在本发明特定实施例中，一个DQ的同频最慢信号可以是该DQ与其他所有DQ反相的信号。在步骤520，根据鉴相器250输出结果判断DQS是否比任意DQ都慢。如果不是，则进入步骤530，调整DQS对应的第一可调延时链200，使DQS与DQ相位锁定。通过步骤530可得DQS与当前最滞后DQ之间相位的延迟。在步骤540,判断530所得延时是否大于已记录的最大延时。如果是，则进入步骤550,更新最大延时为530所得值，并标识最大延时DQ。如果不是，或者520中结果为是，则进入步骤560，判断所需测试样本是否均已读取完毕。如果不是，则进入步骤570，更改另一组测试样本，使另一 DQ周期输出同频最滞后信号。如果是，则进入步骤580，根据上述结果标识最滞后信号。
[0033]需要说明的一点时，由于每一组测试样本中，仅有其中一个DQ输出同频最慢信号，因此图5所示的流程中，所需的测试样本数量即为DQ的数量。
[0034]例如，在另一实施例中，存储器装置提供DQS信号以及DQ0-DQ5，则标识DQS/DQ组内最滞后信号这一过程，需要6组测量样本。
[0035]图6所示为图4步骤420中调整并确定DQ对应的第一可调延时链200使DQ与DQS对齐的流程图。在该方法中，周期性连续从存储器中读取一个DQ最快与最慢信号，且分别调整并记录DQ对应的第一可调延时链使DQS与DQ相位锁定的值，所得延时的值平均后可得DQ与DQS对齐时第一可调延时链的值。
[0036]具体的说，在步骤610，读取任意未读取测试样本，使DQ周期输出信号。在步骤620，调整相应DQ第一可调延时链至鉴相器250锁定，并记录所得延时。在步骤630，判断所需测试样本是否已读取完成。如果不是，则进入步骤610。如果是，则进入步骤640，平均相应DQ在620所得的延时的值，并确定相应第一可调延时链的延时为所得平均值。
[0037]在一实施例中，存储器装置提供DQS信号以及DQ0-DQ5，需要读取两组测试样本，在第一组测试样本中，DQ0-DQ5均输出最快信号；在第二组测试样本中，DQ0-DQ5均输出最慢信号。或者可替换地，需要读取7组测试样本，在第一组测试样本中，DQ0-DQ5均输出最快信号；在第2-7组样本中，分别由DQ0-DQ5中的一个DQ信号(每两组测试样本均互不相同)输出最慢信号，其他DQ信号输出最快信号。
[0038]图7所示是本发明特定实施例中的一种低翻转率测试样本，所谓的低翻转率测试样本是指翻转率低于DQS的翻转率的测试样本。DQ 720至790周期输出类似时钟的翻转信号。在该特定测试样本中，DQ 720至790翻转率为DQS 710翻转率的一半，该特定实施可以展宽相位调制电路可接受的最大相位偏移392。在其他特定实施例中，该翻转率可以是不同的值。除此以外，DQl 730的相位与其他DQ相反，导致DQl 730的翻转最滞后，由此，在本发明的特定实施例中，该特定测试样本也被称为DQl的最慢测试样本。该样本可以用于图5中步骤510与步骤570中。
[0039]图8是本发明特定实施例中的一种测试样本。在该特定测试样本中，DQ 810至880翻转率与DQS翻转率一致，且所有DQ均同相。该特定实施例的测试样本也被称为最快测试样本。
[0040]图9是本发明特定实施例中的一种测试样本。在该特定测试样本中，DQ 910至980翻转率与DQS翻转率一致，DQ2 930与其他DQ均反相。该特定实施例测试样本也被称为DQ2最慢测试样本。
[0041]图8与图9所示测试样本可以用于图6流程图中。
[0042]图10示出了图5中步骤530之后可能的时序图。延迟过的DQS 1012与DQS/DQ组内延迟最大的信号DQl 1030对齐。其中DQS延时1014被记录。可以看到，经过图5中所示流程图，DQS/DQ组内最大的延迟量可以被确定。
[0043]在图10中，DQl是延迟最大的信号，DQO是延迟最小的信号，其他信号的延迟在二者之间。可以看到，DQS至DQl的下降沿这段期间，DQS上升沿采集的数据为错误的数据，因为DQ0-7很有可能正在翻转。从DQl的下降沿至DQO的下降沿为数据有效的窗口，因为这段时间内数据都稳定不变化。从DQO下降沿至DQl上升沿之间数据再次变化，因此为不稳定窗口。可见，如果DQ0-7本身互相的偏移变大会导致数据窗口的减小。极限的情况下，t匕如DQO超前半个DQS周期，而DQl之后半个DQS周期，则有效数据窗口为0，用传统方法就无法实现对齐DQS 了。
[0044]图11示出了完成图6流程图后可能的时序图。所有DQ通过根据鉴相器250的输出调整对应DQ的第一可调延时链200的值，使得延迟后的DQ与延迟后的DQS相位锁定。可以看到，经过图6流程图后，所有延迟后的DQ与延迟后的DQS相位对准。
[0045]图12示出了对DQS相移90度之后的可能的时序图。所示相移后DQS是通过基于延时链的90度相移装置相移后的DQS信号。可以看到DQS信号对齐在延迟后DQ的有效中心。
[0046]图13示出了基于延时链的相移90度装置的一个实施例。该实施例包含依次串联的四个第二可调延时链1310，鉴相器1350。具体的说，第二可调延时链1310为输入信号提供相移后的输入信号，在该实施例中，输入信号为DQS。DQS与相移后DQS为鉴相器1350提供输入。根据鉴相器1350的输出等量调整该四个第二可调延时链1310延时的量至相位锁定(也就是相位差为360度，由于是等量调整，因此，每个第二可调延时链分别相移90度)。延时链1310的输出提供相移90度的DQS。该实施例的优势在于对占空比偏差不敏感。
[0047]图14示出了基于延时链的相移90度装置的另一实施例。该实施例包含依次串联的两个第二可调延时链1410，反相器1430和鉴相器1440。具体的讲，第二可调延时链1410为输入信号提供相移后的输入信号，在该实施例中，输入信号为DQS。第二可调延时链1410为反相器1430提供输入。延时后的DQS由反相器反相并为鉴相器1440提供输入。根据鉴相器1440的输出等量调整第二可调延时链1410延时的量至相位锁定。延时链1410的输出提供相移90度的DQS。该实施例占用面积小且锁定时间短。
[0048]以上内容是结合具体的实施例对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于以上说明。对于本发明所述【技术领域】的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出演化或变换，都应当视为属于本发明的保护范围。以上内容是结合具体的实施例对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于以上说明。
【权利要求】
1.一种用于高速动态存储器的相位调制电路，所述相位调制电路(150)包含在存储器控制电路(I 30)中，所述存储器控制电路(130)包含在含动态存储器接口的电路(120)中；所述存储器控制电路(130)通过DQS (116)时钟信号和DQ (114)信号与存储器装置(110)通信；其特征在于: 所述相位调制电路(150)包括接收DQS和DQ信号的第一可调延时链(200)、分别接收对应DQS的第一可调延时链(200 )和对应DQ信号的第一可调延时链(200 )的输出的鉴相器(250)、连接对应DQS的第一可调延时链(200)的基于延时链的90度相移装置(260)以及分别连接基于延时链的90度相移装置(260)和对应DQ信号的第一可调延时链(200)的数据采样寄存器(270)。
2.根据权利要求1所述的用于高速动态存储器的相位调制电路，其中所述基于延时链的90度相移装置(260)包括用于对DQS时钟信号进行相移的串联的四个第二可调延时链(1310)，以及分别由DQS时钟信号和相移后的DQS时钟信号提供输入的鉴相器(1350)。
3.根据权利要求1所述的用于高速动态存储器的相位调制电路，其中所述基于延时链的90度相移装置(260)包括用于对DQS时钟信号进行相移的串联的两个第二可调延时链(1410)以及反相器(1430)，以及分别由DQS时钟信号和相移并反相后的DQS时钟信号提供输入的鉴相器(1440)。
4.一种使用根据权利要求1-3中任一项所述的用于高速动态存储器的相位调制电路进行相位调制的方法，方法包括: S410:初始化动态存储器内容，向动态存储器写入测试样本并将相位调制电路内各延时链设置为O ; S420:调整第一可调延时链(200)使DQS/DQ组内各信号对齐； S430:将DQS时钟信号相移90度。
5.根据权利要求4所述的相位调制的方法，其中步骤S420包括: S510:将最滞后信号初始化为DQS时钟信号，并从存储器读取测试样本，使其中一个DQ周期输出同频最慢时钟信号； S520:根据鉴相器(250)输出结果判断DQS时钟信号是否比任意DQ信号都滞后:如果是，则直接进入S560，判断所需测试样本是否均已读取完毕；如果不是，则进入S530,调整DQS对应的第一可调延时链(200)，使DQS时钟信号与该DQ信号相位锁定；在S540，判断在S530中所得延时是否大于已记录的最大延时: 如果是，则进入步骤550，更新最大延时为S530所得值，并标识最滞后信号DQ ;然后进入S560，如果不是，则直接进入S560，判断所需测试样本是否均已读取完成: 如果不是，则进入S570，更改另一测试样本，使另一 DQ周期输出同频最慢信号，并重复执行S520 ;如果是，则进入S580，根据上述结果标识最滞后信号。
6.根据权利要求4所述的相位调制的方法，其中步骤S420进一步包括: S610:读取任意未读取测试样本，使DQ周期输出信号； S620:调整相应DQ的第一可调延时链直至鉴相器相位锁定，并记录所得延时； S630:判断所需测试样本是否已读取完毕:如果不是，则重复执行S610 ;如果是，则进入 S640 ； S640:平均相应DQ在S620所得的延时的值，并确定相应第一可调延时链(200)的延时为所得平均值。
7.根据权利要求4所述的相位调制的方法，其中步骤S430包括: 依次串联的四个第二可调延时链(1310)为DQS时钟信号提供相移后的DQS时钟信号； DQS时钟信号与相移后DQS时钟信号为鉴相器(1350)提供输入； 当根据鉴相器(1350)的输出等量调整四个第二可调延时链(1310)的延时的量，直至相位锁定，第二可调延时链(1310)的输出提供相移90度的DQS时钟信号。
8.根据权利要求4所述的相位调制的方法，其中步骤S430包括: 依次串联的两个第二可调延时链(1410)以及反相器(1430)为DQS时钟信号提供相移并反相后的DQS时钟信号； DQS时钟信号与相移并反相后的DQS时钟信号为鉴相器(1440)提供输入； 当根据鉴相器(1440)的输出等量调整两个第二可调延时链(1410)的延时的量，直至相位锁定，延时链(1410)的输出提供相移90度的DQS时钟信号。
9.根据权利要求4所述的相位调制的方法，其特征在于，DQ信号的翻转率等于或小于DQS时钟信号的翻转率。
10.根据权利要求9所述的相位调制的方法，其特征在于，DQ信号的翻转率为DQS时钟信号翻转率的一半。
【文档编号】G11C7/22GK104505116SQ201410755685
【公开日】2015年4月8日 申请日期:2014年12月11日 优先权日:2014年12月11日
【发明者】刘宇骐, 石彦, 张弛, 温亨, 胡镭, 朱晴, 刘晓均 申请人:深圳市国微电子有限公司