半导体装置，测试装置及测试系统的制作方法

本发明例如是半导体存储装置等的半导体装置，且是关于一种用于进行波形观测等的测试的半导体装置、用于测试所述半导体装置的测试装置以及具备所述测试装置与所述半导体装置的测试系统。

背景技术：

在快闪存储器等的非挥发性存储装置中，在内部产生为了读取、写入、以及消除数据的多个电压，微调电路(trimming circuit)调整这些电压。这些电压除了其正确度以外，其波形的精确度也非常重要。

图9是表示与现有例有关的包含测试装置101和NAND型快闪存储器102的测试系统的构成例的方块图(例如，参照专利文献1的图12)。

在图9中，与现有例有关的NAND型快闪存储器102具备以下而构成：具备数据寄存器10R的NAND型快闪存储器区块(memory block)10、控制所述NAND型快闪存储器102全体的动作的动作控制器20、产生既定的基准电压Vref30的基准电压产生器30、将电源电压升压为基准电压Vref30的既定倍数的既定电压的泵浦电路(pump circuit)31-1～泵浦电路31-N、根据基准电压Vref30和来自泵浦电路31-1～泵浦电路31-N的电压产生既定的内部电压V1～内部电压VN的内部电压产生器32-1～内部电压产生器32-N、以及经由多重引脚(multi-pad)MP连接到作为进行存储器芯片的测试的外部装置的测试装置101的内建式自我测试(built-in self-test，BIST)电路3。此处，BIST电路3具备以下而构成：根据来自微调控制器(trimming controller)35的控制信号选择基准电压Vref30以及内部电压V1～内部电压VN中的一者输出为内部电压Vin的多工器(multiplexer)33、将内部电压Vin进行电阻分压而输出电阻分压后的电压的电阻分压电路34、将来自电阻分压电路34的电压与经由来自测试装置101的开关SW的接点b输入的外部基准电压EVref进行比较并输出比较结果的信号的比较器(Comparator)36、以及微调控制器35，所述微调控制器35根据来自动作控制器20的控制信号进行动作，包含判断来自比较器36的信号的判断电路，对多工器33产生控制信号并且对 基准电压产生器30及内部电压产生器32-1～内部电压产生器32-N进行电压控制。

另外，借由将开关SW切换至接点a侧而经由多重引脚MP将来自电阻分压电路34的内部电压输入到测试装置101，而能够以测试装置101进行波形观测。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2014-10877号公报

[专利文献2]日本专利特开2006-234616号公报

[专利文献3]日本专利特开2006-090727号公报

技术实现要素：

[发明所要解决的问题]

然而，观测内部电压波形的现有例的方法，如下述般，特别是具有所谓电压的驱动力弱的很大的问题点。

快闪存储器102的内部电压经由多重引脚MP而由测试装置101监控。然而，在内部电压连接于测试装置101的情况下，高寄生电容Cp除了测试装置101内部的寄生电容，还存在于快闪存储器102和测试装置101之间的缆线中。这种寄生电容尤其对内部电压的上升和下降时间有影响。

图10是表示图9的NAND型快闪存储器102内的内部电压波形和在测试装置101观测到的观测电压波形的波形图。如图10明显地所示，观测到的内部电压波形实际上与预想的内部电压波形相比，上升或下降远远较慢。因此，由外部负载效应验证如此的观测波形是否达到既定的规格值(specification value)是非常困难的。

例如，专利文献2为了提供能够以接近实际的波形状态的状态观测内部信号，而且，可掌握由实验环境或实验装置的差异引起的信号波形品质的差异的半导体装置，所述半导体装置以具备用于将内部信号输出至半导体装置的外部而观测的测试电路作为特征。测试电路具备输出切换电路以及存储器电路，所述输出切换电路可对应经由第1的测试输入引脚(Input Pin)输入的第1的控制信号而切换正常动作模式和测试动作模式，在正常动作模式时输出既定值，且在测试动作模式时输出内部信号，所述存储器电路对应经由第2的测试输入引脚输入的第2的控制信号而保持输出切换电路的输出信号而 自测试输出引脚输出。

特别是，专利文献2的测试模式中，对应所述跳闸电压(trip voltage)高电平或低电平的16个输出信号由控制信号锁存(latch)之后，经由监控引脚输出。倘若准备多个电路，可选择16个跳闸电压。在此情况下，有所谓电路构成变大而变复杂的问题点以及跳闸电压是根据电路决定的固定值而在装置完成后没有变更的自由度的问题点。

另外，专利文献3在连接外部使用逻辑分析器(logic analyzer)时，为了解决引起记录大型积体电路(Large Scale Integration，LSI)内部的状态值时的存储器容量不足等，并且导致排错(debug)作业低效率化的主要原因的问题点，而提供具有以下构成的芯载(on-chip)·逻辑分析器。此处，监控信号的波形数据输出不同的状态值时，将存储器地址(memory address)递增计数(count up)且将此状态值写入存储器。输出连续的同一状态值时，将此状态值压缩处理，且使同一数据重复次数的计数值、值相异的数据个数的计数值重叠来记录。另外，在波形数据中无触发(trigger)产生的期间，在存储器有效地址内多次复写存储器地址、存储器数据。若产生触发则使计数信号产生电路的计数器减量(decrement)，若计数器归零则存储器写入动作便停止并通知结束信号的状态。根据此状态信息移往存储器储存数据的存储器读取(memory read)。

亦即，在专利文献3中，提出设置在LSI芯片内的逻辑·分析器。此处，测试数据储存在静态随机存取存储器(Static Random Access Memories，SRAM)，且借由芯片外的中央处理器(Central Processing Unit，CPU)读出。借此，可读取数据的波形，但有所述波形为1或0的逻辑波形而无法以高精确度进行波形观测的问题点。

本发明的目的是解决上述的问题点，而提供一种与现有技术相比电路构成简单且可以高精确度观测内部电压波形的半导体装置、用于测试所述半导体装置的测试装置以及具备所述测试装置和所述半导体装置的测试系统。

[解决问题的手段]

有关本发明的第一方面的半导体装置是一种具备测试模式的控制电路的半导体装置，其中所述测试模式的控制电路检测半导体装置在既定的观测期间中进行既定的动作时的内部电压而进行波形观测，所述半导体装置的特征在于：具备比较单元，

所述比较单元在所述既定的观测期间中将所述内部电压与既定的基准电 压进行比较而输出比较结果信号，并使所述基准电压变化而进行所述比较，并将所述观测期间的内部电压的电压波形的比较结果信号输出到测试装置。

在所述的半导体装置中，其特征在于所述控制电路将所述比较结果信号直接输出到所述测试装置。

另外，在所述的半导体装置中，其特征在于具备：

取样电路，其将所述比较结果信号以根据所述半导体装置的内部时钟的既定的时间间隔进行取样而转换成二值化数据；以及

输出锁存器，其将所述转换的二值化数据仅暂时地存储既定的延迟时间而输出。

进而，在所述的半导体装置中，其特征在于所述控制电路根据输入的参数数据设定：

(A)对应所述取样电路的时间间隔的时间分辨率；

(B)对应暂时存储到所述输出锁存器的所述取样的二值化数据数的时钟数。

再进而，在所述的半导体装置中，其特征在于所述控制电路与针对所述测试装置的触发信号同步而输出上述转换的二值化数据。

此处，特征在于所述触发信号为所述半导体装置的状态信号R/B。

再进而，在所述的半导体装置中，其特征在于所述控制电路根据从所述测试装置输入的暂停点的数据，使所述比较单元的比较暂时停止后启动。

另外，在所述的半导体装置中，其特征在于更具备：

取样电路，其对所述比较结果信号以根据所述测试装置的内部时钟的既定的时间间隔进行取样而转换成二值化数据；以及

输出锁存器，其将所述转换的二值化数据仅暂时地存储既定的延迟时间而输出。

此处，特征在于所述测试装置的时钟作为读出使能信号/RE或输出使能信号/OE而输入到所述半导体装置。

在所述的半导体装置中，其特征在于，

所述半导体装置具有多个内部电压，且

所述控制电路根据输入的选择指令，选择从所述多个内部电压中的一个内部电压而输出到所述比较单元。

另外，在所述的半导体装置中，其特征在于更具备电阻分压电路，所述电阻分压电路插在输出所述内部电压的电路和所述比较单元之间，将所述内 部电压以既定的分压比进行电阻分压而输出。

进而，在所述的半导体装置中，其特征在于所述比较单元兼用为微调所述内部电压的比较单元。

再进而，在所述的半导体装置中，其特征在于所述基准电压从所述测试装置输入到所述半导体装置。

另外，在所述的半导体装置中，其特征在于更具备在所述控制电路的控制之下产生所述基准电压的电压产生电路。

进而，在所述的半导体装置中，其特征在于所述半导体装置为非挥发性半导体存储装置。

有关本发明的第二方面的测试装置是用于所述的半导体装置的测试装置，其特征在于：

具备显示单元，所述显示单元接收所述输出的比较结果信号或二值化数据并显示作为内部电压的观测电压波形。

在所述的测试装置中，其特征在于更具备存储所述接收的比较结果信号的数据或二值化数据的存储单元。

本发明的第三方面的测试系统，其特征在于具备所述的半导体装置和所述的测试装置。

[发明的效果]

因此，根据本发明的半导体装置等，与现有技术相比电路构成简单而且能够以高精确度观测内部电压波形。

附图说明

图1是表示本发明的一实施型态的包含测试装置1和NAND型快闪存储器2的测试系统的方块图。

图2是表示用图1的测试系统观测的内部电压观测数据的一例的时间图。

图3是表示图1的测试系统的通过模式测试处理的流程图。

图4是表示图1的测试系统的内部时钟同步模式测试处理的流程图。

图5是表示图1的测试系统的测试时钟同步模式测试处理的流程图。

图6是表示图1的测试系统的暂停模式测试处理的流程图。

图7(a)～图7(d)是表示图1的测试系统的动作的各信号的时间图。

图8是表示本发明的变形例的包含测试装置1A和NAND型快闪存储器2A的测试系统的构成例的方块图。

图9是表示现有例的包含测试装置101和NAND型快闪存储器102的测试系统的构成例的方块图。

图10是表示由图9的NAND型快闪存储器102的内部电压波形和测试装置101观测的观测电压波形的波形图。

附图符号说明

1、1A、101：测试装置

2、2A、102：NAND型快闪存储器

3：内建式自我测试电路

5、5A：测试模式电路

10：NAND型快闪存储器区块

10R：数据寄存器

11：NAND型快闪存储器阵列

12：页面缓冲器

13：X解码器

14：Y解码器

20：动作控制器

21：控制信号逻辑电路

22：输入输出控制器

22L：输出锁存器

23：指令寄存器

24：地址寄存器

25：输入输出数据寄存器

30：基准电压产生器

31-1～31-N：泵浦电路

32-1～32-N：内部电压产生器

32：高电压及中间电压产生电路

33：多工器

34：电阻分压电路

35：微调控制器

36：比较器

37：测试寄存器电路

37S：取样电路

38：测试模式逻辑电路

39、46：电压产生电路

40：中央处理单元

41：工作存储器

42：输入部

43：显示部

44：接口部

45：硬盘驱动器

47：测定数据存储器

MP：多重引脚

P0～P13：用户引脚

R1～R6：测试寄存器

201：触发信号

202～205：步骤

SW：开关

Scomp：比较结果信号

TP：测试引脚

Vref30、Vref：基准电压

Vin、V1～VN：内部电压

EVref：外部基准电压

a、b：接点

Cp：寄生电容

IO[0]～IO[7]：输入输出数据

R/B、/CE、CLE、ALE、/WE、/RE：使能信号

S1～S5、S5A、S5B、S6～S8、S11、S12、S12A、S13～S18：步骤

具体实施方式

以下，参照附图于以下说明本发明的实施型态。附图中，对于同样的元件附上同一符号。

图1是表示本发明的一实施型态的包含测试装置1和NAND型快闪存储器2的测试系统的构成例的方块图。图1中，NAND型快闪存储器2为半导 体芯片，特别是其特征在于：除了用户引脚(user pad)P0～用户引脚P13，还具备输入来自测试装置1的比较用基准电压Vref的测试引脚TP，且具备用于内部电压的波形观测的测试模式电路5。

图1中，测试装置1具备以下而构成：作为控制测试处理的控制器的中央处理单元(CPU)40、作为储存执行测试处理的控制流程及数据的动态随机存取存储器(DRAM)的工作存储器(work memory)41、输入输入指令及输入数据的键盘、鼠标等的输入部42、显示波形观测结果等的输出数据的显示部43、与快闪存储器2的用户引脚P0～用户引脚P13连接而进行输入输出信号的转换的接口(interface)部(I/F部)44、储存包含暂时储存通过/失败(pass/fail)数据的失效存储器(fail memory)的测定结果的电压·电流数据的测定数据存储器47、保存储存测试程序(test program)或观测数据的硬盘驱动器(Hard Disk Drive，HDD)45以及产生既定的比较用基准电压(指用于比较的临界电压)Vref的电压产生电路46。此处，各电路41～47和CPU40连接。测试装置1中，后述的图3～图6的测试处理等的程序预先储存到硬盘驱动器45，在使用时载入(load)到工作存储器41。测试装置1借由对快闪存储器2执行后述的图3～图6的测试处理，观测并以二值数据的形式得到快闪存储器2内的内部电压(指来自图1的高电压及中间电压产生电路32的高电压及中间电压等的内部电压)的电压波形(图2)。此处，观测波形数据的二值化数据例如一开始储存到测定数据存储器47，且在进行保存时复制·储存到硬盘驱动器45。

快闪存储器2具备以下而构成：NAND快闪存储器区块10、用户引脚P0～用户引脚P13、测试引脚TP、动作控制器20、控制信号逻辑电路21、输入输出控制器22、指令寄存器(command register)23、地址寄存器24、输入输出数据寄存器25、高电压及中间电压产生电路32以及测试模式电路5。此处，NAND快闪存储器区块10具备以下而构成：NAND型快闪存储器阵列11、页面缓冲器(page buffer)12、X解码器(decoder)13以及Y解码器14。另外，测试模式电路5具备以下而构成：具有测试寄存器R1～测试寄存器R6的测试寄存器电路37、作为测试模式的控制电路的测试模式逻辑电路38、多工器33、电阻分压电路34和比较器36。

在本实施形态的测试系统中，用户引脚P0～用户引脚P13连接于测试装置1的接口部44且为了输入输出以下的信号而设定。

(1)P0～P7：8比特(bit)的地址、数据或指令等的输入输出数据I O[0]～IO[7]；

(2)P8：表示芯片为就绪(ready，R)状态或是忙碌(busy，/B)状态的状态信号R/B；

(3)P9：为了使芯片为使能(enable)状态的芯片使能信号/CE；

(4)P10：为了使指令锁存使能的指令锁存使能信号CLE；

(5)P11：为了使地址锁存使能的地址锁存使能信号ALE；

(6)P12：为了对芯片写入数据的写入使能信号(write enable signal)/WE；以及

(7)P13：为了从芯片读出数据的读出使能信号/RE。

再者，信号名前面的“/”表示低使能信号(low enable signal)。

控制信号逻辑电路21根据来自用户引脚P9～用户引脚P13的各控制信号控制输入输出控制器22的输入输出动作及动作控制器20的存储器写入、消除、验证(verify)以及读出动作。输入输出控制器22根据来自控制信号逻辑电路21的控制信号，经由输入输出数据寄存器25将从用户引脚P0～用户引脚P7输入的数据写入到快闪存储器区块10，并且经由输入输出数据寄存器25将来自快闪存储器区块10的数据输出到用户引脚P0～用户引脚P7。另外，输入输出控制器22根据来自控制信号逻辑电路21的控制信号，经由地址寄存器24将从用户引脚P0～用户引脚P7输入的地址输出到快闪存储器区块10。进而，输入输出控制器22根据来自控制信号逻辑电路21的控制信号，经由指令寄存器23将从用户引脚P0～用户引脚P7输入的指令输出到动作控制器20。测试模式逻辑电路38借由测试寄存器电路37内的取样(sampling)电路37S，将从比较器36输出的比较结果信号Scomp的数据以既定的取样率(sampling rate)进行取样而转换成二值化数据后，输出到输入输出控制器22，继而，用输出锁存器22L进行锁存或不锁存而经由用户引脚P0等来输出到测试装置1。此处，取样电路37S在内部时钟(clock)同步模式下，借由根据快闪存储器2的内部时钟决定的时钟来取样，另外，在测试时钟同步模式下，例如根据读出使能信号/RE来取样。

动作控制器20根据来自指令寄存器23的指令、来自控制信号逻辑电路21的控制信号以及来自测试模式逻辑电路38的控制信号，控制快闪存储器区块10和高电压及中间电压产生电路32的动作。高电压及中间电压产生电路32产生在快闪存储器区块10中必要的既定的高电压及中间电压(总称为内部电压)而输出到快闪存储器区块10，并且经由以测试模式逻辑电路38 选择控制的多工器33输出到电阻分压电路34。

测试寄存器电路37暂时地存储来自指令寄存器23或输入输出控制器22的指令后，输出到测试模式逻辑电路38。另外，测试寄存器电路37暂时地存储来自比较器36的比较结果信号Scomp的二值化数据后，经由输入输出控制器22输出到测试装置1。此处，测试寄存器电路37具有以下的寄存器。

(1)寄存器R1：是将选择应监控(monitor)的内部电压的多工器33用的指令暂时地存储的寄存器。

(2)寄存器R2：是将选择电阻分压电路34的分压比(例如，1/2、1/4、1/8等)的电阻分压电路34用的指令暂时地存储的寄存器。

(3)寄存器R3：是暂时地存储来自比较器36的比较结果信号Scomp的二值化数据的寄存器。

(4)寄存器R4：是将设定内部时钟同步模式、测试时钟同步模式或暂停模式(break mode)等的测试模式(关于各测试模式在后文详述)的指令暂时地存储的寄存器。

(5)寄存器R5：是暂时地存储时间分辨率(time resolution)(例如，10ns、50ns、100ns、200ns、300ns等)及输出锁存器存储时钟数(是与在输入输出控制器22内的输出锁存器22L中的锁存比特数对应的时钟数，例如，0(通过模式(Through mode))、1、8、16、32等)的寄存器。

(6)寄存器R6：是将变更内部电压、时间分辨率或输出锁存器存储时钟数的指令暂时地存储的寄存器。

测试模式逻辑电路38根据寄存器R1的选择应监控的内部电压的多工器33用指令，指示多工器33应选择的内部电压而控制切换。另外，测试模式逻辑电路38根据寄存器R2的电阻分压电路34用指令，设定电阻分压电路34应设定的电阻分压比而进行设定控制。比较器36将从电阻分压电路34输出的内部电压或从内部电压电阻分压的电压，与经由测试引脚TP从测试装置1输入的基准电压(临界电压)Vref进行比较，并将比较结果信号Scomp的二值化数据输出到测试寄存器电路37内的寄存器R3。

图2是表示用图1的测试系统观测的内部电压观测数据的一例的时间图。测试模式逻辑电路38首先选择在多工器33中的既定的内部电压，并设定在电阻分压电路34中的电阻分压。测试装置1设定第一次的基准电压Vr1，以既定的时间间隔(对应后述的时间分辨率)观测在既定的观测期间(t0～t24)的内部电压，并将此时的比较结果信号Scomp的二值化数据存储到测试寄存 器电路37。重复如下处理：一边使基准电压Vref依序仅递增既定的递增电压(Vr2～Vr16)，一边观测在所述观测期间(t0～t24)的内部电压，并将此时的比较结果信号Scomp的二值化数据存储到测试寄存器电路37。借此，可得到被称为“什穆图(shmoo plot)”的图2的二值化数据。此处，比较结果信号Scomp的二值化数据可借由四个模式传送到测试装置1而显示输出到显示部43。

此处，例如，设为观测存储器写入的20V的高电压的波形，若比较器36的电源电压为3.3V，则电阻分压电路34设定成1/8，若假设对电源电压使用升压电压7V，则将电阻分压电路34设为1/4。也可准备两个比较器作为进行切换选择的电路。

继而，对于本实施型态的四个测试模式详细叙述。

(1)通过模式

图3是表示图1的测试系统的通过模式测试处理的流程图。

将测试装置1设定为所谓的波形监控模式而实行通过模式测试处理。此时，来自比较器36的比较结果信号Scomp作为连续信号例如经由用户引脚P0(IO[0])而输出到测试装置1。测试装置1在其读取循环(read cycle)的周期读取比较结果信号Scomp而得到波形观测数据(图7(b))。此情况下，测试寄存器电路37未将比较结果信号Scomp锁存在寄存器R3，而是进行通过并传送到输入输出控制器22，而直接从用户引脚P0输出。

在图3的步骤S1中，将选择应监控的内部电压的指令输入到测试寄存器R1，且在步骤S2中，将选择电阻分压电路34的分压比的指令输入到测试寄存器R2。继而，在步骤S3中经由测试引脚TP从测试装置1施加初期基准电压，在步骤S4中输入使存储器芯片的动作启动的既定的观测期间的指令、地址、数据。进而，在步骤S5中从测试寄存器R3以通过模式读出比较结果信号Scomp，并在步骤S6中输入使存储器芯片的动作结束的指令。在步骤S7中判断基准电压是否到达结束电压，YES的时候结束所述测试处理，另一方面，NO的时候往步骤8前进。在步骤S8中，递增基准电压后，回到步骤S4，且重复上述的处理。

(2)内部时钟同步模式

图4是表示图1的测试系统的内部时钟同步模式测试处理的流程图。

在通过模式中，对于比较用基准电压附近的电压而言，有可能会成为来自比较器36的比较结果信号Scomp频繁地重复高电平和低电平的切换的状 态，且上述情况也有产生严重的噪声的可能性而较为不佳。于是，以如下为特征：借由以芯片内部的时钟暂时锁存高电平或低电平而进行取样(数字化(digitize))，而决定输出的循环率(频率)，借此抑制所述的噪声。伴随于此，追加以下两个参数。

(1)时间分辨率的参数：在内部基本时钟的1倍、2倍、4倍、8倍等的设定下，以所述频度由取样电路37S对来自比较器36的比较结果信号Scomp的二值化数据进行取样后，由寄存器R3及输出锁存器22L锁存而输出到测试装置1。

(2)输出锁存器22L的参数(对应暂时存储在输出锁存器22L的经取样的二值化数据数的时钟数)：仅锁存N个(输出锁存器存储时钟数N＝0(通过模式)，1、8、16、…)来自比较器36的比较结果信号Scomp的二值化数据，若变成N个则从例如用户引脚P0输出。为了以测试装置1捕捉所述输出数据，使作为同步信号的状态信号R/B触发(toggle)。不过，不是状态信号R/B，也可以是例如用户引脚P7(IO[7])，但是由于牵涉到输出锁存器存储时钟数而欲将用户引脚P0～P7用于输出比较结果信号Scomp，因此状态信号R/B最为适合。

测试装置1若检测到状态信号R/B从低电平到高电平的上升，便在由时间分辨率和输出锁存器22L的参数决定的时间内从例如用户引脚P0读入波形观测数据。例如，在程序化(数据写入)模式的波形监控中，若进入程序化动作，则状态信号R/B便会变成低电平，且每个内部时钟的固定周期中状态信号R/B从高电平触发到低电平、高电平、低电平，因此测试装置1将所述状态信号R/B作为触发信号而捕捉所述波形观测数据。(图7(c))若固定时间内状态信号R/B未从高电平变成低电平，则表示程序化动作结束。

图4的步骤S1中，将选择应监控的内部电压的指令输入到测试寄存器R1，且在步骤S2中将选择电阻分压电路34的分压比的指令输入到测试寄存器R2，并在步骤S11中将设定内部时钟同步模式的指令输入到测试寄存器R4。接着，在步骤S12中将设定时间分辨率及输出锁存器存储时钟数的指令输入到测试寄存器R5，在步骤S3中经由测试引脚TP从测试装置1施加初期基准电压。然后，在步骤S4中输入使存储器芯片的动作启动的既定的观测期间的指令、地址、数据，在步骤S5A中从输出锁存器22L补足·同步状态信号R/B触发而读出比较结果信号Scomp，在步骤S6中输入使存储器芯片的 动作结束的指令。接着，在步骤S7中判断基准电压是否到达结束电压，YES的时候结束所述测试处理，另一方面，NO的时候往步骤8前进。在步骤S8中，递增基准电压后，回到步骤S4，且重复上述的处理。

图4的流程图和图3的流程图的不同之处在于：插入内部时钟同步模式的指令输入和所述两个参数的设定(步骤S11、步骤S12)，另外，插入状态信号R/B的触发和将其捕捉而以测试装置1的读出处理(步骤S5A)。

(3)测试时钟同步模式

图5是表示图1的测试系统的测试时钟同步模式测试处理的流程图。

芯片内部的动作是与芯片内部时钟同步进行，但是来自比较器36的比较结果信号Scomp的数字化(取样)、往输出锁存器22L的输入、来自输入用户引脚P0等的输出是和来自测试装置1的时钟输入同步而进行。测试装置1的时钟输入到例如用户引脚P13(读出使能信号/RE的输入端子)，因读出使能信号/RE从低电平到高电平的上升，而来自比较器36的比较结果信号Scomp输入到输出锁存器22L，而且因读出使能信号/RE从高电平到低电平的下降，而从例如用户引脚P0输出(图7(d))。

测试时钟同步模式中，借由适宜地改变读出使能信号/RE的高电平/低电平的循环(周期)，能够以时间轴改变时间分辨率，因此同时可做到粗略(rough)的部分和详细观测的部分。再者，波形观测数据的输出也可利用状态信号R/B而不利用用户引脚P0。

图5的步骤S1中将选择应监控的内部电压的指令输入到测试寄存器R1，且在步骤S2中将选择电阻分压电路34的分压比的指令输入到测试寄存器R2，并在步骤S13中将设定测试时钟同步模式的指令输入到测试寄存器R4。接着，在步骤S3中经由测试引脚TP从测试装置1施加初期基准电压，在步骤S4中输入使存储器芯片的动作启动的既定的观测期间的指令、地址、数据，并在步骤S5B中从测试寄存器R3读出在/RE时钟同步测试模式的比较结果信号Scomp，且在步骤S6中输入使存储器芯片的动作结束的指令。然后，在步骤S7中判断基准电压是否到达结束电压，YES的时候结束所述测试处理，另一方面，NO的时候往步骤8前进。在步骤S8中，递增基准电压后，回到步骤S4，且重复上述的处理。

与图3的流程图比较，图5的流程图中追加测试时钟同步模式的指令输入的处理(步骤S13)。另外，为了决定对来自比较器36的比较结果信号Scomp进行取样(数字化)而输出的时机，从测试装置1使用读出使能信号/RE来 输入时钟。例如在程序化的动作启动后(状态信号R/B变成低电平)使读出使能信号/RE时钟同步，而读取在/RE＝低电平的期间输出的数据。

(4)暂停模式

图6是表示图1的测试系统的暂停模式测试处理的流程图。

暂停模式是与所述3个测试模式相比为独立的模式，但主要在内部时钟同步模式中使用。所述暂停模式为测试模式之一，且是在程序化、消除、读出的动作途中的某一点停止动作的机能，能够在此时间点变更动作或改变动作条件。图6的暂停模式中，表示内部时钟同步模式中的暂停模式的处理例。所述暂停模式中，例如，可从粗略的时间分辨率变更成详细的时间分辨率，或进行观测的电压的变更。另外，改变芯片的动作条件而波形如何变化等的观测也是可能的。

图6的步骤S1中将选择应监控的内部电压的指令输入到测试寄存器R1，且在步骤S2中将选择电阻分压电路34的分压比的指令输入到测试寄存器R2，并在步骤S12A中将设定时间分辨率及输出锁存器存储时钟数的指令输入到测试寄存器R5，且在步骤S14中将设定暂停模式的指令输入到测试寄存器R4。接着，步骤S3中经由测试引脚TP从测试装置1施加初期基准电压。然后，在步骤S4中输入使存储器芯片的动作启动的既定的观测期间的指令、地址、数据，且在步骤S5A中从寄存器R3读出在状态信号R/B触发模式的比较结果信号Scomp。

然后，在步骤S15中在暂停点使存储器芯片的动作暂时停止，且在步骤S16中将变更内部电压、时间分辨率或输出锁存器存储时钟数的指令输入到测试寄存器R6，并在步骤S17中存储器芯片的动作从暂停点再次启动。

进而，在步骤S18中从测试寄存器R3读出在状态信号R/B触发模式的比较结果信号Scomp，且在步骤S6中输入使存储器芯片的动作结束的指令。然后，在步骤S7中判断基准电压是否到达结束电压，YES的时候结束所述测试处理，另一方面，NO的时候往步骤8前进。在步骤S8中，递增基准电压后，回到步骤S4，且重复上述的处理。

图7(a)～图7(d)是表示如上述般构成的图1的测试系统的动作的各信号的时间图。此处，图7(a)是表示在既定的观测期间的内部电压波形和基准电压的关系的波形图。再者，在图7(a)～图7(d)中，Stester表示借由测试装置1输入的比较结果信号Scomp的二值化数据(波形观测数据)。另外，此处，除了通过模式之外，将比较结果信号Scomp的二值化数据从测 试寄存器R3传送到输出锁存器电路22L至少需要1时钟份的延迟，但此为了容易理解和波形的关系而省略。而且，输出锁存器22L的存储时钟数设为1。

图7(b)是表示通过模式的动作的各信号的时间图，没有寄存器R3及输出锁存器22L的延迟，因此变成IO[0]＝Scomp，与测试装置1的数据输入触发信号201同步而输入比较结果信号Scomp的数据。

图7(c)是表示内部时钟同步模式的动作的各信号的时间图，经由输出锁存器22L，从IO[0]输出借由内部时钟(＝状态信号R/B的从低电平到高电平的上升)对比较结果信号Scomp(图7(a))进行了取样(数字化)的波形。测试装置1检测状态信号R/B的从低电平到高电平的上升作为数据的输入的触发信号。测试装置1看见状态信号R/B的信号变化后才输入数据，因此输入输出控制器22从状态信号R/B稍微延迟输出比较结果信号Scomp(步骤202)，测试装置1的触发信号和状态信号R/B的从低电平到高电平的上升同步而输入比较结果信号Scomp的二值化数据(步骤203)。

此处，说明关于将输出锁存器存储时钟数设定为8的情况。所述模式中，与内部时钟同步而取样的比较结果信号Scomp是每次依序储存8取样份到输出锁存器22L的8比特份的锁存而从输入输出IO[0]～IO[7]输出。测试装置1检测状态信号R/B而进行8比特数据的输入。亦即，状态信号R/B和数据输出的频率变成1/8。测试装置1的动作频率比欲观测的时间分辨率慢的情况时为有效模式。再者，输出锁存器存储时钟数的最大值基本上以所述快闪存储器2的输入输出IO数决定。

图7(d)是表示测试时钟同步模式的动作的各信号的时间图，借由从测试装置1输入的读出使能信号/RE的从低电平到高电平的上升，输入输出控制器22锁存比较结果信号Scomp(步骤204)，借由读出使能信号/RE的从高电平到低电平的下降作为输入输出数据IO来进行输出比较结果信号Scomp(图7(a))(步骤205)。测试装置1输入借由读出使能信号/RE的从高电平到低电平的下降输出的比较结果信号Scomp的二值化数据。

若根据如以上说明的本实施状态的测试系统，以测试装置1的取样频率十分快速，由于使用1个基准电压进行比较，因此利用比较器36的内部电压波形的上升或下降的时间急促，而且可非常正确地捕捉。由于在芯片内部的比较器36观测内部电压波形，因此与测试装置1和快闪存储器2之间的缆线的寄生电容及测试装置1内的输入寄生电容无关，与现有技术相比，能够以 简单的构成并以高精确度测定存储器芯片的内部电压。

变形例.

图8是表示有关于本发明的变形例的包含测试装置1A和NAND型快闪存储器2A的测试系统的构成例的方块图。图8的测试系统与图1的测试系统相较而有以下不同点。

(1)具备无电压产生电路46的测试装置1A来取代测试装置1。

(2)具备具有测试模式电路5A的快闪存储器2A来取代快闪存储器2。此处，测试模式电路5A具备根据来自测试模式逻辑电路38的控制信号产生既定的比较用基准电压Vref的电压产生电路39。亦即，在变形例中，以将电压产生电路39设在半导体芯片内部作为特征，由于作为直流电压而使用，因此可借由微调(trimming)而供给正确的电压，故可观测充分正确的波形。

以上的实施型态中，将比较器36用作内部电压的波形观测用的比较器，然而本发明不限定于此，也可兼用为如图9的现有例的用于微调调整的比较器。关于多工器33、电阻分压电路34也同样可兼用。

以上的实施型态中，说明关于用于NAND型快闪存储器的测试模式电路5，然而本发明不限定于此，也适用于包含或非(NOR)型快闪存储器、DRAM、SRAM等的半导体存储装置等的半导体装置。再者，NAND型快闪存储器2的情况下作为对于测试装置1的触发信号，而使用读出使能信号/RE，然而NOR型快闪存储器的情况时则使用输出使能信号/OE来取代之。

[产业上的可利用性]

如上所详述，根据本发明的半导体装置等，与现有技术相比电路构成简单且可以高精确度观测内部电压波形。