非易失性存储器单元的制作方法

本发明实施例涉及一种非易失性存储器单元。

背景技术：

非易失性存储器是甚至在电源被切断且再次接通之后也能够检索信息位的一种类型的存储器。在过去几年，相较于传统硬盘存储媒体(例如磁带及光盘(cd))，非易失性存储器备受关注。在众多类型的非易失性存储器当中，电阻式非易失性存储器因其快速的存取时间及高装置密度而被视为颇具前景的存储器技术。然而，电阻性非易失性存储器的发展可能在装置微型化方面面临挑战。当所要装置尺寸继续缩小时，需要考虑例如功率、操作时间及循环耐久性等的所有性能指标。

技术实现要素：

本发明实施例提供一种非易失性存储器单元，其包括：数据存储单元，其经配置以存储信息位，所述数据存储单元具有第一端及第二端，所述第一端耦合到位线；选择单元，其经配置以存取所述数据存储单元，所述选择单元具有耦合到选择线的第一端、耦合到所述数据存储单元的所述第二端的第二端及耦合到源极线的第三端；以及切换单元，其经配置以执行形成操作，所述切换单元具有耦合到形成线的第一端及耦合到所述数据存储单元的所述第二端的第二端。

附图说明

当结合附图阅读时，根据以下具体实施方式最好地理解本揭示的方面。应注意，根据行业中的标准惯例，未必按照比例绘制各种特征。事实上，为了论述清楚起见，各种特征的尺寸可任意增加或减少。

图1展示根据一些实施例的非易失性存储器阵列的示意图。

图2a展示根据一些实施例的非易失性存储器单元的电路图。

图2b展示根据一些实施例的用于图2a的非易失性存储器单元的数据存储单元的框图。

图2c展示根据一些实施例的图2a的非易失性存储器单元的横截面图。

图3a展示根据一些实施例的非易失性存储器单元的电路图。

图3b展示根据一些实施例的图3a的非易失性存储器单元横截面图。

图4展示根据一些实施例的非易失性存储器单元的横截面图。

具体实施方式

以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭示。当然，这些仅为实例且不希望具限制性。举例来说，在以下描述中第一特征形成于第二特征上方或第一特征形成于第二特征上可包含其中第一及第二特征是直接接触而形成的实施例，且也包含其中额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。另外，本揭示可在各种实例中重复元件符号及/或字母。此重复是出于简单及明确目的，且其本身并不指示所论述的各种实施例及/或配置之间的关系。

此外，为易于描述，在本文中可使用例如“下方”、“之下”、“下”、“之上”、“上方”及类似物的空间相对术语，以描述如图式中所说明的一个元件或特征与另一元件或特征的关系。所述空间相对术语希望涵盖在使用或操作中的装置除图式中所描绘的定向外的不同定向。设备可以其它方式经定向(旋转90度或以其它定向)，且同样可相应地解释本文中所使用的空间相对描述符。

电阻式非易失性存储器或电阻性随机存取存储器(rram)经配置为将数据逻辑状态存储于嵌入式可变电阻元件中的一种类型的非易失性存储器。然而，随着装置几何大小不断减小，现有rram技术遇到制造挑战。同时，操作电压及电流应随着元件及特征的小型化而减小。否则，用于形成rram单元的过高形成电压电平可损坏存储器结构。因为电压应力可持续性在更先进的制造工艺(例如28nm工艺或更好的工艺)下变得较弱，所以这种情况对于较薄的装置特征来说将变得更为严峻。

鉴于以上提及的问题，本发明实施例中论述改进的rram架构。可使用先进的工艺流程来实施所提出的rram单元，同时保持在高形成电压电平下的可持续性。装置占据面积保持较小且制造工艺与当前主流工艺流程兼容。循环耐久性可有效增加且rram的性能因此得到增强。

图1展示根据一些实施例的非易失性存储器阵列10的示意图。参考图1，非易失性存储器阵列10包括布置成行及列的多个非易失性存储器单元。为了说明，仅展示四行及五列。此外，示范性非易失性存储器单元100展示于存储器阵列10的左上角。另外，非易失性存储器阵列10包括多根位线bl0到bl4、多根源极线sl0到sl4、多根选择(字)线wl0到wl3及多根形成线fl0到fl3。非易失性存储器单元中的每一者包括电耦合到相应位线、源极线、选择线及形成线的四个端子。举例来说，存储器单元100耦合到位线bl0、字线wl0、源极线sl0及形成线fl0。行或列的数目仅用于说明，且任何其它数目的行或列也在本发明实施例的预期范围内。

图2a展示根据一些实施例的图1的非易失性存储器单元100的电路图。参考图2a，非易失性存储器单元100经配置以存储信息位，其可通过适当操作来存取。非易失性存储器单元100包括数据存储单元102、选择单元104及切换单元106。在下文实施例中，为简单起见，基于存储器单元100来描述及说明非易失性存储器阵列10的结构或功能。

如图2a中所展示，非易失性存储器单元100包含位线端子(bt)、栅极端子(gt)、源极端子(st)及形成端子(ft)。数据存储单元102、选择单元104及切换单元106接合于共同端ce处。此外，数据存储单元102包括在位线端子(bt)处耦合到位线bl0的第一端。此外，数据存储单元102包括耦合到选择单元104及切换单元106的第二端。数据存储单元102经配置以存储可由选择单元104存取的一或多个信息位。另外，数据存储单元102包括可变电阻元件以留存信息位。此外，数据存储单元102经配置以接收存取电压电平(例如设置电压电平或复位电压电平)以在存取操作期间改变电阻。数据存储单元102甚至在没有电源的情况下也能够保持电阻值，由此结合选择单元104及切换单元106构成非易失性存储器装置。

选择单元104经配置以选择(激活)来自存储器阵列10的所关注的非易失性存储器单元。此外，选择单元104经配置以响应于写入电压电平对数据存储单元102执行读取或写入操作。在实施例中，选择单元104经配置以将分别对应于逻辑‘0’或‘1’状态的二进制电压电平(即，设置电压电平及复位电压电平)提供到数据存储单元102。

选择单元104包括用作栅极端子(gt)的第一端、耦合到数据存储单元102的第二端的第二端及用作源极端子(st)的第三端。在一些实施例中，选择单元104包括晶体管。举例来说，选择单元104可由p型或n型金属氧化物半导体(mos)晶体管来实施。在本实施例中，选择单元104为n型mos晶体管。此外，晶体管104的栅极端子(gt)耦合到存储器阵列10的字线wl0。此外，晶体管104的源极端子(st)耦合到对应源极线sl0，且晶体管104的漏极端子在共同端ce处耦合到数据存储单元102。尽管在本实施例中使用mos晶体管，但其它合适装置及电路(例如双极结晶体管(bjt))也在本发明实施例的预期范围内。

切换单元106包括在形成端子(ft)处耦合到形成线fl0的第一端。此外，切换单元106包括耦合到数据存储单元102的第二端的第二端。就功能性来说，切换单元106用作数据存储单元102的形成操作中的传导元件。在其它情况中，切换元件106可被关断以便避免数据存储单元102的非所要传导。在一些实施例中，正如选择单元104，切换单元106也可经配置以存取数据存储单元102。在任一情况中，切换单元106可不与选择单元104同时操作。举例来说，当切换单元106经配置以形成或存取(例如，写入或读取)数据存储单元102时，选择单元104的至少一个端子经浮动使得选择单元104被关断。相比之下，当选择单元104经配置以存取数据存储单元102时，切换单元106的至少一个端子经浮动使得切换单元106被关断。

在一些实施例中，切换单元106包括二极管，例如pn结二极管、pin二极管及肖特基(schottky)二极管。在一些实施例中，切换单元104包含mim(金属-绝缘体-金属)或sis(硅-绝缘体-硅)装置。在一些实施例中，势垒金属层或粘合剂层插入于上述装置中。

图2b展示图2a的数据存储单元102的框图。参考图2b，数据存储单元102包括第一电极121、第二电极122及位于第一电极121与第二电极122之间的可变电阻层123。在实施例中，第一电极121用作顶部电极且形成存储器单元100的四个端子当中的位线端子。另外，第二电极122用作底部电极(其也为共同端ce)且耦合到选择单元104及切换单元106。

第一电极121包括导电材料，例如pt、au、ag、tialn、srruo、ru、run、ir、co、ti、tin、tan、lanio、al、ptirox、ptrhox、rh、taaln、w及其它合适材料。第二电极122包括导电材料，例如w、wn、tan、tin、pt、cu、tialn、tasin、tasi2、tic、tac及nb-tio2及其它合适材料。在实施例中，第一电极121可由类似于第二电极122中所使用的材料制成，或反之亦然。

可变电阻层123基于从第一电极121及第二电极122接收的电流或电压而配置。可变电阻层123可包括钙钛矿材料，例如pcmo(prxca1-xmno3)、ybco(yba2cu3oy)或gbco(gdbacoxoy)。在一些实施例中，可变电阻层123可包含多晶的niox(x＝1或1.5)、v2o5、zno、nb2o5、tio2、hfo2、hfalo、al2o3、wo3、coo、ta2o5及其它合适材料。

以下表格1展示电阻性非易失性存储器单元100的示范性操作。所述操作包含形成操作、写入操作及读取操作。

在形成操作中，数据存储单元102接收形成电压电平，例如，跨越其两端施加的电脉冲。此外，形成电压电平的范围可从约2.8伏特到7伏特，例如3.5伏特。接着在可变电阻层123内建立传导路径(也被称为细丝路径)。传导路径归因于可变电阻层123中的缺陷(被称为氧空位(氧化键中的移除的氧位置))而形成。因此，可变电阻层123中的非导电金属氧化物因形成过程而呈现电阻性性质。在形成过程之后，数据存储单元102能够在不同电阻状态之前切换。在形成操作中，选择单元104受保护而不受相对较高形成电压电平的影响。在实施例中，源极线sl0或字线wl0在形成数据存储单元102时经浮动。

形成操作可分成两种类型。在第一种类型(形成-1)操作中，如表格1及图2a中所展示，切换单元106的阳极端耦合到形成线fl0且切换单元106的阴极端电耦合到数据存储单元102。接着，正形成电压电平v5通过切换单元106从形成线fl0被施加到数据存储单元102，同时位线bl0接地。替代地，如稍后将参考图3a说明及描述，切换单元106可经翻转使得阳极端耦合到数据存储单元102。因此，第二种类型形成-2操作可被执行，其中从位线bl0接收形成电压电平，同时形成线fl0接地。两种类型的形成操作针对大体上相同持续时间采用类似形成电压电平且实现相当的形成性能。

上文所说明的形成操作被称为基于行的形成。在那种情况下，在存储器阵列10的同一行上的每一非易失性存储器单元(例如存储器单元100)配置有大体上相同电压设置。替代地，当行中的单个存储器单元形成于形成操作中时，剩余存储器单元接收低于所需形成电压电平的电压降。因此，将不会形成的这些存储器单元不经历形成操作。将形成-1类型作为实例。大于零伏特的抑制电压电平(例如0.3伏特)被施加到位线bl1到bl4。因此，除了非易失性存储器单元100，剩余单元不经受形成操作。

在写入操作中，可变电阻层123可通过复位操作经配置为高电阻状态(hrs)。此外，可变电阻层123可通过设置操作经配置为低电阻状态(lrs)。在设置操作中，当选择存储器单元100时，响应于一组适当操作电压电平接通相应选择单元104。举例来说，栅极端子可接收字线电压电平vwl＝v1作为约1.2伏特的选择电压电平，位线端子可接收约1.2伏特的位线电压电平vbl＝v3，且源极端子可接地。相比之下，在复位操作中，栅极端子接收字线电压电平v1作为约1.4伏特的选择电压电平，源极端子可接收约1.4伏特的源极线电压电平vsl＝v6，且位线电压接地。在本实施例中，跨越数据存储单元102的电压极性针对双极可变电阻层123的设置操作及复位操作是相反的。替代地，在一些实施例中，用于存取操作的电压极性针对单极可变电阻层123可为相同的。

在读取操作中，选择单元104经接通以通过检测可变电阻层123的电阻来确定存储于数据存储单元102中的逻辑值。这通过以下步骤来实现：供应预定电压电平，测量数据存储单元123中的电流且接着比较电流值与预定值。字线电压电平可被设置为电源电压电平，即，v2＝约1伏特的vdd。位线电压电平可被确定为v4＝0.2伏特。

在本实施例中，选择单元104在形成操作期间浮动。举例来说，针对讨论中的存储器单元100的字线端子wl0及/或源极线端子sl0可为浮动的。行进通过数据存储单元102的形成电流在形成过程中仅被引导到切换单元104。应理解，正常形成电压电平将达到高达3.5伏特或甚至7伏特，这取决于数据存储单元的形成方法及组成。在选择适当切换单元的106的情况下，此形成电压电平不会引起问题。然而，选择单元104的操作电压被设置成低于形成电压电平。另外，栅极区中的栅极氧化物的击穿电压将随着栅极氧化物厚度的降低而降低。随着装置大小不断缩小，栅极区的厚度被做得越来越薄。因此，形成电压(例如3.5伏特)可比选择单元104的操作电压电平(例如1.2伏特)高得多，且可对选择单元104的耐久性产生不利的影响。

现有方法试图通过增加栅极氧化物厚度来消除问题。然而，制造工艺将不可避免地变得更加复杂，这损害了装置微型化的益处。替代方法是使用具有较大占据面积的i/o晶体管作为替代。但其仍无法减少存储器单元大小并维持存取速度。其它现有方法包含修改可变电阻层123及数据存储单元102的结构以便减低所需形成电压电平。然而，需要相当大的努力来改进可能延长设计周期及增加成本的组合物及制造工艺。鉴于上述情况，未在现有方法或途径中找到性能与设计复杂性之间的所需平衡。

在本发明实施例中，切换单元106及选择单元104经配置以单独应对形成操作及存取操作。在形成操作中使用的高电压或大电流(其在现有方法中将以其它方式被施加到选择晶体管)被引导到切换单元106。切换单元104经配置以在经济且高效结构中接收高形成电压电平。另外，在形成操作期间，选择单元104可经配置以与切换单元106电隔离以用于过电压保护。在实施例中，选择单元104经浮动以防止形成电压电平施加到选择单元104。在形成操作完成之后，选择单元104电解耦或浮动。仅由选择单元104进行存储器单元100的存取活动。有效地，实现较好的写入及读取性能。可在不显著改变当前工艺流程的情况下进一步减少几何大小。因此，可获得具有适当产品成本的高效设计周期。

现有电阻性非易失性存储器架构可采用一个晶体管及一个电阻器(所谓的1t1r)配置。另外，一个二极管及一个电阻器(所谓的1d1r)配置也可用于电阻性非易失性存储器单元。在本发明实施例中，展示一个晶体管、一个二极管及一个电阻器(在本文被命名为1t1d1r)配置类型。1t1d1r电阻性非易失性存储器单元100结合字线wl0、源极线sl0、位线bl0及形成线bl0操作。因此，可单独控制1t1d1r电阻性非易失性存储器单元100的四个端子，且因此可单独执行形成操作及存取操作。

图2c展示根据一些实施例的图2a中的非易失性存储器单元100的横截面图。参考图2c，非易失性存储器单元100包括半导体衬底210、第一层220及第二层230。此外，标记对应于参考图2a描述及说明的对应于数据存储单元102、选择单元104及切换单元106的区域。另外，识别到参考图2a描述及说明的位线端子bt、栅极端子gt、源极端子st及形成端子ft的连接。非易失性存储器单元100进一步包括第一s/d区202、第二s/d区204、栅极区206、侧壁间隔件208、隔离特征件218、第一掺杂区212、轻微掺杂区214、导体222、224、226及228、第一电极层231、第二电极层232及可变电阻层233。

半导体衬底210包含半导体材料，例如硅、硅锗或类似物。半导体衬底210可轻微掺杂有p型杂质且用作p型硅衬底(p-衬底)。替代地，半导体衬底210还可掺杂有n型杂质以便用作n型硅衬底(n-衬底)。在一些实施例中，半导体衬底210包含元素半导体，例如晶体、多晶或非晶结构的硅或锗。在其它实施例中，半导体衬底210可为化合物半导体，例如gaas、gap、sic、inp、inas或insb。在其它实施例中，半导体衬底210可为合金半导体，例如sige、gaasp、algaas、alinas、gainas、gainp、gainasp或任何其它合适材料。在其它实施例中，半导体衬底210可为绝缘体上硅(soi)衬底。在其它实施例中，半导体衬底210具有多层化合物结构。

隔离特征件218形成于半导体衬底210中以分离各种非易失性存储器单元。另外，隔离特征件218经安置以界定且电隔离各种作用区。此外，每一隔离特征件218具有第一深度h1以实现所要电隔离。此外，隔离特征件218可包括浅沟槽隔离(sti)或硅的局部氧化(locos)。此外，隔离特征件218可包括氧化硅(siox)、氮化硅(sin)、氮氧化硅(sion)、气隙、其它合适材料或其组合。

第一s/d区202及第二s/d区204形成于半导体衬底210中。第一s/d区202或第二s/d区204可为作为pmos、nmos或cmos晶体管的选择单元104的源极区或漏极区，这取决于施加到其的电压电平。此外，s/d区202及204包括高浓度的掺杂剂，且形成为具有硼的p型区或具有磷的n型区。另外，第一s/d区202及第二s/d区204具有与半导体衬底210的掺杂剂类型相反的掺杂剂类型。在实施例中，第一s/d区202为源极区且如图2a中所展示那样通过源极端子接收源极线电压电平vsl。另外，第二s/d区204为电耦合到第二电极层232的漏极区。

第一s/d区202及第二s/d区204可通过各种工艺(例如热扩散工艺)形成且通过多个操作(例如，在半导体衬底210上生长牺牲氧化物，针对第一s/d区202及第二s/d区204中的位置打开图案，植入杂质及退火)来实施。

第一掺杂区212安置于半导体衬底210中且与漏极区204间隔开。另外，第一掺杂区212由不同于漏极区204的掺杂剂类型的掺杂剂类型形成。参考图2c及2a，切换单元106包括具有掺杂剂类型相反的两个掺杂区的二极管。

在本实施例中，第一掺杂区212及第二s/d区214经配置为两个掺杂区，其中p型第一掺杂区212用作切换单元106的阳极而n型第二s/d区214用作切换单元106的阴极。在另一实施例中，经配置为切换单元106的阴极的第二掺杂区可在第一掺杂区212旁单独形成。在这种情况下，此第二掺杂区可电耦合到漏极区204及第二电极层232。

此外，轻微掺杂区214安置于p型区212与n型区204之间。轻微掺杂区214具有与第二s/d区204相同的掺杂剂类型(例如n型)且具有较低浓度。另外，轻微掺杂区214具有从半导体衬底210与第一层220之间的接触表面测量的掺杂深度h2。掺杂深度h2做得比第一深度h1小使得轻微掺杂区214将不超出隔离特征件218的底部。因此，包含第一掺杂区212、第二s/d区204及轻微掺杂区214的切换单元106的结构维持于由隔离特征件218界定的区内。装置占据面积将不受切换单元106的添加的显著影响。

轻微掺杂区214的另一优点是将切换单元106与选择单元104电隔离。在本实施例中，n型轻微掺杂区214安置于p型第一掺杂区212与p型半导体衬底210之间。因此，归因于形成于轻微掺杂区214与相邻p型区之间的边界处的pn结，形成线端子fl0与源极线sl0电隔离。此布置将确保单独及隔离电流流入选择单元104及切换单元106以分别用于存取操作及形成操作。

第二层220安置于半导体衬底210上方。第二层220可为层间电介质(ild)层，其包含电介质材料221及导电互连件，例如由周围电介质221绝缘的导体222、224、226及228。此外，第二层220包括选择单元104的栅极区206及侧壁间隔件208。

栅极区206安置于半导体衬底210上方。栅极区206可包含安置于半导体衬底210上的栅极电介质(未展示)及安置于栅极电介质上的栅极电极(未展示)。栅极电介质可包含氧化硅、氮化硅、氮氧化硅及高k材料。另外，栅极电极包含导电材料，例如铝、铜、钛、钽、钨、钼、氮化钽、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其它合适材料及/或其组合。在一些实施例中，替代地使用重掺杂的非晶硅或多晶硅。

侧壁间隔件208安置于半导体衬底210上且经配置以将栅极区206与下方s/d区202及204分离。侧壁间隔件208包括电介质材料，例如氮化硅或氧化硅。此外，侧壁间隔件208可通过由蚀刻工艺续接的沉积工艺形成。

导体222安置于第一s/d区202上。类似地，导体224安置于栅极区206上。此外，导体228安置于第一掺杂区212上。导体222、224及228经配置以分别将选择单元104的源极区、切换单元106的栅极区206及阳极电耦合到非易失性存储器阵列10的源极线sl0、字线wl0及形成线fl0。在实施例中，导体222、224及228为导电通孔或支柱且电耦合到上覆层中的输入/输出垫。替代地，导体222、224及228可分别形成为或耦合到源极线接点、字线接点及形成线接点。导体222、224及228可包括导电材料，例如铜、金、铝及钨。

导体226安置于第一层220中且经配置以将第二s/d区204电耦合到上覆第二层230中的第二电极层232。导体226包括类似于导体222、224及228的导电材料。另外，所有导体222、224、226及228可通过类似工艺(例如电镀)形成。

第二层230安置于第一层220上。参考图2c及2b，第二层230包括分别对应于第一电极121、第二电极122及可变电阻层123的第一电极层231、第二电极层232及可变电阻层233。第二电极层232、可变电阻层233及第一电极层231通过合适工艺(例如沉积)循序地形成于第一层210上方。第二层230可进一步包括填充且电绝缘嵌入层的电介质材料。接着，第一电极层231电耦合到非易失性存储器阵列10的位线bl0。在实施例中，第一电极层231耦合到位线接点。

图3a展示根据一些实施例的非易失性存储器单元200的电路图。参考图3a，非易失性存储器单元200类似于参考图2a描述及说明的非易失性存储器单元100，除了(举例来说)耦合到数据存储单元102及选择单元104的切换单元306具有相对于切换单元106的翻转极性。因此，传导电流从位线bl0流向形成线fl0。

图3b展示根据一些实施例的图3a中的非易失性存储器单元200横截面图。参考图3b且也参考图3a及2c，非易失性存储器单元200包括用作表示切换单元306的阴极及阳极的两个掺杂区的第一掺杂区312及第二掺杂区315。此外，第二掺杂区315具有不同于第一及第二s/d区202、204及第一掺杂区215的掺杂剂类型的掺杂剂类型。举例来说，第二掺杂区315为p型区，而第一s/d区202、第二s/d区204及第一掺杂区312为n型区。另外，n型轻微掺杂区214安置于第二掺杂区315与第一s/d区202之间，且因此将源极端子st与形成端子ft电隔离。

图4展示根据一些实施例的非易失性存储器单元300的横截面图。对应于存储器单元300的等效电路图可类似于图2a或3a，这取决于切换单元的极性。将图3b的实施例作为实例且比较图4与图3b，非易失性存储器单元300包括安置于第一掺杂区312及第二掺杂区315上方的第二栅极区406。与栅极区206间隔开的栅极区406浮动于第一层220中且未电耦合到非易失性存储器单元300的任何端子，例如位线、字线、源极线或形成线。另外，第二栅极区406经配置为自对准栅极且用作针对形成第一掺杂区312及第二掺杂区315的操作的图案化掩模。

在本发明实施例中，非易失性存储器单元包括数据存储单元、选择单元及切换单元。数据存储单元经配置以存储信息位且具有第一端及第二端。所述第一端耦合到位线。选择单元经配置以存取数据存储单元，且选择单元具有耦合到选择线的第一端、耦合到数据存储单元的第二端的第二端及耦合到源极线的第三端。切换单元经配置以执行形成操作且具有耦合到形成线的第一端及耦合到数据存储单元的第二端的第二端。

在一些实施例中，数据存储单元包括用作非易失性存储器单元的第一电极、用作数据存储单元的第二端的第二电极及安置于第一电极与第二电极之间的可变电阻层。

在一些实施例中，非易失性存储器单元经配置以响应于跨越位线及形成线的形成电压电平而执行形成操作。

在实施例中，选择单元经配置以在形成操作期间关断。举例来说，分别用作非易失性存储器单元的第二端子及第三端子的选择单元的第一端及第三端在形成操作期间浮动。

在另一实施例中，非易失性存储器单元经配置以响应于来自选择线的选择电压电平及跨越位线及源极线的存取电压电平而执行存取操作。

在另一实施例中，用作非易失性存储器单元的第四端的切换单元的第一端是浮动的。

在一些实施例中，用于存取操作的选择电压电平及存取电压电平低于用于形成操作的形成电压电平。

在本发明实施例中，非易失性存储器装置包括具有第一掺杂剂类型的半导体衬底、源极区及漏极区。源极区及漏极区两者皆具有形成于半导体衬底中的第二掺杂剂类型。非易失性存储器结构还包含：在源极区及漏极区上方的栅极区；电耦合到漏极区的可变电阻层；第一掺杂区；及电耦合到可变电阻层的第二掺杂区。非易失性存储器结构进一步包括安置于第一掺杂区与源极区之间的轻微掺杂区，其中轻微掺杂区具有第二掺杂剂类型。

在实施例中，非易失性存储器装置进一步包括具有比轻微掺杂区的第二深度更深的第一深度的隔离区。

在另一实施例中，第二掺杂区电耦合到漏极区及数据存储单元。在另一实施例中，第一掺杂区具有第一掺杂剂类型，第二掺杂区具有第二掺杂剂类型，且第一掺杂区在存取操作中浮动。在实施例中，第一掺杂剂类型为p型。

在一些实施例中，非易失性存储器装置进一步包括与栅极区间隔开且在第一掺杂区及第二掺杂区上方浮动的第二栅极区。

在一些实施例中，非易失性存储器装置进一步包括可变电阻层上的第一电极层，且非易失性存储器装置经配置以响应于跨第一电极层及第一掺杂区的形成电压而执行形成操作。

在本发明实施例中，非易失性存储器阵列包括多根形成线、多根源极线、多根位线、多根字线；及多个非易失性存储器单元。非易失性存储器单元中的每一者包括电耦合到多根形成线中的相应一者的切换单元、电耦合到多根字线中的相应一者及多根源极线中的一者的选择单元，及电耦合到多根位线中的相应一者的数据存储单元。

在一些实施例中，选择单元进一步包括电耦合到多根选择线中的一者的栅极端子、及电耦合到多根源极线中的一者的源极端子。

在实施例中，数据存储单元包括通过跨越多根形成线中的一者及多根位线中的一者的形成电压电平而形成的可变电阻层。

在一些实施例中，多个非易失性存储器单元中的每一者经配置以响应于在相应位线、字线及源极线处接收的电压电平来执行写入及读取操作，且相应形成线是浮动的。

在一些实施例中，切换单元包括肖特基二极管、金属-绝缘体-金属装置或硅-绝缘体-硅装置。

前述内容概述若干实施例的特征，使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员应了解，其可容易地使用本揭示作为设计或修改用于执行相同目的及/或实现本文中所介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员也应意识到，此类等效构造并不脱离本揭示的精神及范围，且其可在不脱离本揭示的精神及范围的情况下，在本文中做出各种改变、替代，及更改。