本公开的各种实施方式一般而言可以涉及电子器件，更具体而言，可以涉及半导体存储器件、控制逻辑以及操作该半导体存储器件和/或控制逻辑的方法。
背景技术：
：半导体存储器件是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储器件。半导体存储器件分成易失性存储器件和非易失性存储器件。易失性存储器件是存储在其中的数据在电源关闭时丢失的存储器件。易失性存储器件的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器是存储在其中的数据即使在电源关闭时也得以保存的存储器件。非易失性存储器件的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器分成NOR型存储器和NAND型存储器。技术实现要素：本公开的实施方式可以提供一种半导体存储器件。本公开的实施方式可以提供一种控制逻辑。本公开的实施方式可以提供一种操作半导体存储器件的方法。本公开的实施方式可以提供一种操作控制逻辑的方法。所述半导体存储器件可以包括控制逻辑。所述控制逻辑可以被配置成控制要被施加至所选字线的编程电压。所述控制逻辑可以被配置成控制要被施加至未选字线的通过(pass)电压。附图说明图1是示出了根据本公开的实施方式的半导体存储器件的框图。图2是示出了图1的存储单元阵列的实施方式的图。图3是示出了图1的存储单元阵列的实施方式的图。图4是示出了图1的存储单元阵列的实施方式的图。图5是示出了具有三维结构的存储块的实施方式的立体图。图6示出了以单个堆叠结构形成的单元串的截面图。图7是示出了在编程操作期间施加的编程电压和通过电压的时序图。图8是示出了当选择布置在堆叠的上部中的字线时将要施加的编程电压和通过电压的时序图。图9是示出了当选择布置在堆叠的下部中的字线时将要施加的编程电压和通过电压的时序图。图10是示出了图1所示的控制逻辑的实施方式的框图。图11是示出了操作根据本公开的实施方式的半导体存储器件的方法的流程图。图12是示出了确定通过电压的实施方式的流程图。图13是示出了根据本公开的实施方式确定的编程电压和通过电压的时序图。图14是示出了根据本公开的实施方式确定的编程电压和通过电压的另一个时序图。图15是示出了根据本公开的实施方式确定的编程电压和通过电压的又一个时序图。图16是示出了包括图1的半导体存储器件的存储系统的框图。图17是示出了图16的存储系统的应用的示例的框图。图18是示出了包括参照图17例示的存储系统的计算系统的框图。具体实施方式现在将在下文中参照附图描述实施方式的示例，然而，它们可以以不同形式实施，并且不应该解释为限于这里阐述的实施方式。相反，提供这些实施方式是为了使得本公开全面和完整，并且将实施方式的示例的范围完全传达给本领域技术人员。在附图中，为了清楚地图示，可能夸大了尺寸。将理解的是，当谈到某一元件“位于”两个元件“之间”时，该一个元件可以是在这两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。在下文中，将参照附图描述这些实施方式。本文中参照作为实施方式(和中间结构)的示意性图示的截面图描述这些实施方式。这样，将预见到例如由于制造技术和/或公差而引起的与图示形状的不同。因而，这些实施方式不应该被解释为限于本文示出的区域的具体形状，而是可以包括例如由于制造而引起的形状偏离。在附图中，为了清楚，可能夸大了层和区域的长度和大小。在附图中相同的附图标记表示相同元件。可以使用诸如“第一”和“第二”的术语来描述各种部件，但是它们不应该对各种部件进行限制。使用这些术语仅仅是为了将一个部件与其它部件区分开。例如，第一部件可以被称为称第二部件，而第二部件可以被称为第一部件等，而不会脱离本公开的精神和范围。此外，“和/或”可以包括所提及的部件中的任一个或它们的组合。此外，单数形式可以包括复数形式，只要在句子中没有明确提及即可。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作和元件。此外，除非另有限定，否则在本说明书中使用的所有术语(包括技术术语和科学术语)都具有由相关领域技术人员通常理解的含义。在通用字典中定义的术语应该被解释为与在相关技术的情况下解释的含义相同的含义，并且除非在本说明书中另外清楚地限定，否则不应该被解释为具有理想化或过于形式的含义。还需要指出，在本说明书中，“连接/联接”不仅是指一个部件直接联接另一个部件，而且还指经由中间部件间接地联接另一个部件。另一方面，“直接连接/直接联接”是指一个部件直接连接另一个部件而没有中间部件。本公开的各种实施方式可以涉及具有改进的编程操作特性的半导体存储器件。本公开的各种实施方式可以涉及操作具有改进的编程操作特性的半导体器件的方法。图1是示出了根据本公开的实施方式的半导体存储器件的框图。参照图1，半导体存储器件100包括存储单元阵列110、地址解码器120、读写(读/写)电路130、控制逻辑140和电压产生单元150。存储单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz经由字线WL联接至地址解码器120。存储块BLK1至BLKz经由位线BL1至BLm联接至读/写电路130。存储块BLK1至BLKz中的每个都包括多个存储单元。在一个实施方式中，所述多个存储单元可以是非易失性存储单元并且利用具有竖直沟道结构的非易失性存储单元来构造。存储单元阵列110可以由具有二维结构的存储单元形成。在一个实施方式中，存储单元阵列110可以由具有三维结构的存储单元阵列形成。在本公开的一个实施方式中，存储单元阵列110中包括的存储块BLK1至BLKz中的每个都可以包括多个子块。例如，存储块BLK1至BLKz中的每个可以包括两个子块。在另一个示例中，存储块BLK1至BLKz中的每个可以包括四个子块。根据本公开的实施方式的半导体存储器件和操作该半导体存储器件的方法，在每个存储块中包括的子块的数量不限于此，并且在每个存储块中可以包括各种数量的子块。存储单元阵列中包括的每个存储单元可以存储至少一比特数据。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储一比特数据的单层(single-level)单元(SLC)。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储两比特数据的多层(multi-level)单元(MLC)。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储三比特数据的三层单元。在一个实施方式中，存储单元阵列110中包括的每个存储单元可以是存储四比特数据的四层单元。在各种实施方式中，存储单元阵列110可以包括每个都存储五比特或更多比特数据的多个存储单元。地址解码器120、读/写电路130和电源产生单元150用作用于驱动存储单元阵列110的外围电路。地址解码器120经由字线WL联接至存储单元阵列110。地址解码器120可以响应于控制逻辑140的控制而操作。地址解码器120可以通过设置在半导体存储器件100中的输入和输出(输入/输出)缓冲器(未示出)接收地址。地址解码器120可以对所接收的地址当中的块地址进行解码。地址解码器120基于所解码的块地址选择至少一个存储块。当在读操作期间执行读电压施加操作时，地址解码器120可以将从电压产生单元150产生的读电压Vread施加至所选存储块的所选字线，并将通过电压Vpass施加至其它未选字线。在编程校验操作期间，地址解码器120可以将从电源产生单元150产生的校验电压施加至所选存储块的所选字线，并且将通过电压Vpass施加至其它未选字线。地址解码器120可以对所接收的地址当中的列地址进行解码。地址解码器120可以将所解码的列地址传输至读/写电路130。可以基于页面执行半导体存储器件100的读操作或编程操作。在读操作或编程操作的请求中接收的地址可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址选择一个存储块和一条字线。列地址可以被地址解码器120解码并被提供给读/写电路130。地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。读/写电路130包括多个页面缓冲器PB1至PBm。读/写电路130在存储单元阵列110的读操作期间作为读电路操作，在写操作期间作为写电路操作。所述多个页面缓冲器PB1至PBm经由位线BL1至BLm联接至存储单元阵列110。在读操作或编程校验操作期间，为了感测存储单元的阈值电压，页面缓冲器PB1至PBm可以连续地向联接至存储单元的位线供应感测电流，并且每个页面缓冲器可以经由感测节点感测根据对应存储单元的编程状态流动的电流量的变化，并且将其锁存为感测数据。读/写电路130响应于从控制逻辑140输出的页面缓冲控制信号操作。在读操作期间，读/写电路130可以感测存储单元的数据并临时存储读出的数据，然后将数据DATA输出至半导体存储器件100的输入/输出缓冲器(未示出)。在一个实施方式中，读/写电路130可以包括列选择电路等以及页面缓冲器(或页面电阻器)。控制逻辑140联接至地址解码器120、读/写电路130和电压产生单元150。控制逻辑140可以经由半导体存储器件100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL而控制半导体存储器件100的总体操作。控制逻辑140可以输出用于控制多个页面缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读/写电路130以执行存储单元阵列110的读操作。电压产生器150响应于从控制逻辑140输出的电压产生单元控制信号而在读操作期间产生读电压Vread和通过电压Vpass。在根据本公开的实施方式的半导体存储器件和操作该半导体存储器件的方法中，控制逻辑140可以基于所选字线在单元串中的位置来确定编程电压。控制逻辑140还可以基于形成编程电压的编程阶跃电压来确定编程通过电压。因此，根据所选字线的位置，可以灵活地确定编程电压和编程通过电压，由此可以增强半导体存储器件的性能。图2是示出了图1的存储单元阵列110的存储单元阵列110_1的实施方式的图。参照图2，存储单元阵列110_1中包括的第一存储块BLK1至第z存储块BLKz共同联接至第一位线BL1至第m位线BLm。在图2中，为了方便说明，仅示出了多个存储块BLK1至BLKz当中的第一存储块BLK1的元件，而省略了每个其它存储块BLK2至BLKz的元件。应该理解，每个存储块BLK2至BLKz都具有与第一存储块BLK1相同的构造。存储块BLK1包括多个单元串CS1_1至CS1_m。第一单元串CS1_1至第m单元串CS1_m分别联接至第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每个都包括漏极选择晶体管DST、彼此串联联接的多个存储单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST联接至漏极选择线DSL1。第一存储单元MC1至第n存储单元MCn分别联接至第一字线WL1至第n字线WLn。源极选择晶体管SST联接至源极选择线SSL1。漏极选线晶体管DST的漏极联接至对应的位线。第一单元串CS1_1至第m单元串CS1_m的漏极选择晶体管DST分别联接至第一位线BL1至第m位线BLm。源极选择晶体管SST的源极联接至公共源极线CSL。在一个实施方式中，公共源极线CSL可以共同联接至第一存储块BLK1至第z存储块BLKz。漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1由地址解码器120控制。公共源极线CSL由控制逻辑140控制。第一位线BL1至第m位线BLm由读/写电路123控制。参照图1，在一个实施方式中，例如，外围电路160可以包括电压产生单元150、地址解码器120和读/写电路130。外围电路160驱动存储单元阵列110。例如，外围电路160可以驱动存储单元阵列110，从而进行编程操作、读操作和擦除操作。图3是示出了图1的存储单元阵列110的存储单元阵列110_2的实施方式的图。参照图3，存储单元阵列110_2包括多个存储块BLK1至BLKz。在图3中，为了方便说明，示出了第一存储块BLK1的内部构造，而省略了其它存储块BLK2至BLKz的内部构造。将理解的是，第二存储块BLK2至第z存储块BLKz中的每个具有与第一存储块BLK1相同的构造。参照图3，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，单元串CS11至CS1m和CS21至CS2m中的每个都可以形成为U形。在第一存储块BLK1中，在行方向(即，正(+)X方向)上布置m个单元串。在图3中，示出了在列方向(即，正(+)Y方向)上布置了两个单元串。然而，该图示是为了便于描述而进行的，将理解可以在列方向上布置三个或更多个单元串。多个单元串CS11至CS1m和CS21至CS2m中的每个包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管晶体管PT和至少一个漏极选择晶体管DST。选择晶体管SST和DST以及存储单元MC1至MCn可以具有类似结构。在一个实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每个都可以包括沟道层、隧穿绝缘层、电荷存储层、阻挡绝缘层。在一个实施方式中，可以给每个单元串设置用于提供沟道层的柱状物。在一个实施方式中，可以给每个单元串设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱状物。每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储单元MC1至MCp之间。在一个实施方式中，布置在同一行中的源极选择晶体管联接至在行方向上延伸的源极选择线，而布置在不同行中的单元串的源极选择晶体管联接至不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。在一个实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接至单条源极选择线。每个单元串中的第一存储单元MC1至第n存储单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn可以分成第一存储单元MC1至第p存储单元MCp和第p+1存储单元MCp+1至第n至MCn。第一存储单元MC1至第p存储单元MCp在与正(+)Z方向相反的方向上连续布置并且串联地联接在源极选择晶体管SST和管晶体管PT之间。第p+1存储单元MCp+1至第n存储单元MCn在+Z方向上连续地布置并且串联联接在管晶体管PT和漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp和第p+1存储单元MCp+1至第n存储单元MCn经由管晶体管PT彼此联接。每个单元串的第一存储单元MC1至第n存储单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。单元串的各个管晶体管PT的栅极联接至管线PL。每个单元串的漏极选择晶体管DST联接在对应的位线和存储单元MCp+1至MCn之间。布置在行方向上的单元串联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。在列方向上布置的单元串联接至在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21联接至第一位线BL1。第m列中的单元串CS1m和CS2m联接至第m位线BLm。在行方向上布置的单元串中联接至同一字线的存储单元形成单个页面。例如，在第一行中的单元串CS11至CS1m当中联接至第一字线WL1的存储单元形成单个页面。在第二行中的单元串CS21至CS2m当中联接至第一字线WL1的存储单元形成另一单个页面。布置在单行方向上的单元串可以通过选择漏极选择线DSL1和DSL2中的任一个来选择。可通过选择字线WL1至WLn中的任一条来从所选单元串中选择单个页面。图4是示出了图1的存储单元阵列110的存储单元阵列110_3的实施方式的图。参照图4，单元存储阵列110_3包括多个存储块BLK1’至BLKz’。在图4中，为了方便描述，示出了第一存储块BLK1’的内部构造，而省略了其它存储块BLK2’至BLKz’的内部构造。将理解的是，第二存储块BLK2’至第z存储块BLKz’中的每个具有与第一存储块BLK1’相同的构造。第一存储块BLK1’包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个在+Z方向上延伸。在第一存储块BLK1’中，在+X方向上布置m个单元串。在图4中，示出了在+Y方向上布置了两个单元串。然而，该图示是为了便于描述而做出的，将理解可以在列方向上布置三个或更多个单元串。单元串CS11’至CS1m’和CS21’至CS2m’中的每个包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn和至少一个漏极选择晶体管DST。每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管联接至同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管联接至第二源极选择线SSL2。在一个实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管共同联接至单个源极选择线。每个单元串中的第一存储单元MC1至第n存储单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。每个单元串的漏极选择晶体管DST联接在对应的位线和存储单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管联接至第二漏极选择线DSL2。因此，图4的存储块BLK1’具有类似于图3的存储块BLK1的等效电路的等效电路，不过在每个单元串中不包括管晶体管PT。图5是示出了具有三维结构的存储块的实施方式的立体图。参照图5，具有三维结构的存储块可以包括在竖直方向(例如，Z方向)上形成在基板上并且布置在位线BL与源极线SL之间的单元串ST。例如，单元串ST可以形成为I形。该结构可以被称为“位成本可扩展”(BitCostScalable，BiCS)。图4所示的存储块可以由图5所示的存储块形成。例如，在源极线SL水平地形成在基板上的情况下，可以在源极线SL上竖直地形成具有BiCS结构的单元串ST。例如，串ST可以包括在第一方向(例如，Y方向)上布置并且彼此间隔开的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL的数量、字线WL的数量和漏极选择线DSL的数量不限于图5所示，并且可以根据存储器件的结构而改变。单元串ST可以包括竖直穿过源极选择线SSL、字线WL和漏极选择DSL的柱状物PIL和位线BL，这些位线BL与柱状物PIL的从漏极选择线DSL向上伸出的上端联接并且布置在垂直于第一方向(例如，Y方向)的第二方向(例如，X方向)上。每个柱状物PIL可以包括竖直沟道层和存储层。例如，存储层可以沿着竖直穿过对应源极选择线SSL、字线WL和对应漏极选择线DSL的竖直孔的内侧表面形成为圆柱形。竖直沟道层可以在存储层的内表面上形成为中空圆柱形形状或实心圆柱形形状。在竖直沟道层为中空圆柱形形状的情况下，可以用竖直绝缘层填充在竖直沟道层中限定的空间。竖直沟道层可以由多晶硅层形成。存储层可以形成为包围竖直沟道层的圆柱形形状，并且包括隧穿绝缘层、电荷捕获层和阻挡层。存储层与字线WL接触的部分可以形成存储单元。可以在每条位线BL和对应柱状物PIL之间进一步形成接触插头CT。联接至同一字线的存储单元可以被定义为一个页面。这里，页面可以指物理结构，并且每个物理页面可以包括多个逻辑页面。可以以页面为基础执行编程操作。可以在一个或更多个页面上进行部分擦除操作。图6是示出了形成为单个堆叠结构的单元串的截面图。具体地说，图6示出了沿着图5的线I-I’截取的BiCS结构的截面图。参照图6，单个堆叠是指在堆叠的字线中形成柱状物PIL的单个堆叠结构。柱状物PIL可以包括存储层和竖直沟道层CH。因为校验操作的结果可以根据流过竖直沟道层CH的电流而改变，因此柱状物PIL的宽度可能影响存储器件的可靠性。然而，由于制造存储器件的过程中的特性，柱状物PIL的宽度从其上端向下端逐渐减小。因此，在一个实施方式中，随着柱状物PIL的宽度减小，可以减小为了对对应的存储单元进行编程而施加的编程电压的编程阶跃电压。在图6的截面图中，联接至布置在相对较靠上位置处的第n字线WLn的存储单元的沟道宽度Wn可以相对较大。由此容易控制对应存储单元的阈值电压。因而，在对联接至第n字线WLn的存储单元进行编程操作期间，可以向存储单元施加具有相对较大编程阶跃电压的编程电压。在这种情况下，即使当施加相对小数量的编程脉冲(pulse)时，也可以对联接至第n字线WLn的存储单元进行编程。与布置在相对较低位置的第一字线WL1联接的存储单元的沟道宽度W1可以相对小。由此，不容易控制对应存储单元的阈值电压。因此，在对联接至第一字线WL1的存储单元进行编程操作期间，可以向存储单元施加具有相对小的编程阶跃电压的编程电压。在这种情况下，可以施加相对大量的编程脉冲，从而可以更稳定地对联接至第一字线WL1的存储单元进行编程。当向所选字线施加编程电压时，向未选字线施加通过电压。在一个实施方式中，构成将被施加至未选字线的通过电压的脉冲可以根据通过阶跃电压而具有各种值。也就是说，随着构成编程电压的编程脉冲的值逐渐增加，也可以逐渐增加构成通过电压的脉冲的值。在这种情况下，构成通过电压的脉冲的值可以基于通过阶跃电压来确定。下面将参照图7描述编程阶跃电压和编程电压之间的关系以及通过阶跃电压和通过电压之间的关系。图7是示出了在编程操作期间施加的编程电压和通过电压的时序图。例如，图7是示出了在编程操作期间施加至所选字线的编程电压和施加至未选字线的通过电压的时序图。在编程操作期间，向所选字线(例如，WL1)施加第一编程脉冲Vpgm1。向未选字线(例如，WL2至WLn)施加第一编程通过脉冲Vpps1_1。之后，使用校验电压Vvrf执行编程校验操作。也就是说，向所选字线施加校验电压Vvrf。可以向未选字线施加校验通过电压Vrp。在使用校验电压Vvrf进行的编程操作结束之前，可以重复编程操作和编程校验操作。可以向所选字线施加逐渐增大的编程脉冲Vpgm1_2至Vpgm1_p。以编程阶跃电压ΔVstep连续增加编程脉冲Vpgm1_2至Vpgm1_p。每次施加编程脉冲Vpgm1_2至Vpgm1_p中的每一个时，向未选字线施加对应的编程通过脉冲Vpass1_1至Vpass1_r。当使用校验电压Vvrf进行的编程操作已经结束时，可以终止编程操作。参照图7的时序图，构成通过电压的编程通过脉冲Vpss1_1至Vpss1_r可以是连续地增加通过阶跃电压ΔVpss的值。此外，每个编程通过脉冲的施加可以被重复两次。也就是说，在时段R1期间，当向所选字线施加编程脉冲Vpgam1_1和Vpgm1_2时，向未选字线重复地施加编程通过脉冲Vpass1_1。在时段R2期间，当向所选字线施加编程脉冲Vpgam1_3和Vpgm1_4时，向未选字线反复地施加编程通过脉冲Vpss1_2。在图7所示的时序图中，作为施加同一编程通过脉冲的次数的“通过电压重复值”为2。然而，实施方式不被限制为这种方式，并且在一个实施方式中，例如，作为在时段R期间施加的同一编程通过脉冲Vpgam的次数的“通过电压重复值”可以大于2。在一个实施方式中，可以理解，编程电压是由图7中所示的编程脉冲Vpgm1_1至Vpgm1_p形成的，通过电压是由图7中所示的编程通过脉冲Vpass1_1和Vpass1_r形成的。图8是示出了当选择布置在堆叠的上部中的字线时施加的编程电压和通过电压的时序图。图9是示出了当选择布置在堆叠的下部中的字线时施加的编程电压和通过电压的时序图。参照图8，当选择布置在堆叠的上部上的字线(例如，WLn)时，示出了将被施加至字线WLn的编程电压和将被施加至未选字线(例如，WL1至WLn-1)的通过电压。为了便于说明，在图8中省略了已经在图7中示出的校验电压Vvrf和校验通过电压Vrp。在下面的附图中，为了便于图示，也将省略校验电压Vvrf和校验通过电压Vrp。如上所述，当选择布置在堆叠的上部上的字线WLn时，容易控制联接至对应字线的存储单元的阈值电压。因此，作为构成编程电压的编程脉冲Vpgm2_1至Vpgm2_6的值之间的差的编程阶跃电压ΔVpgm2可以具有相对高的值。在这种情况下，可以通过编程脉冲Vpgm2_1至Vpgm2_6的相对小的施加次数来完成对联接至字线WLn的存储单元的编程操作。参照图9，当选择布置在堆叠的下部上的字线(例如，WL1)时，示出了将被施加至字线WL1的编程电压和将被施加至未选字线(例如，WL2至WLn)的通过电压。如上所述，当选择布置在堆叠的下部上的字线WL1时，不容易控制联接至对应字线的存储单元的阈值电压。因此，作为构成编程电压的编程脉冲Vpgm3_1至Vpgm3_11的值之间的差的编程阶跃电压ΔVpgm3可以具有相对高的值。在这种情况下，可通过施加相对大次数的编程脉冲Vpgm3_1至Vpgm3_6来完成对联接至字线WL1的存储单元的编程操作。一起参照图8和图9，在图8中示出了施加6次编程脉冲Vpgm2_1至Vpgm2_6，而在图9中示出了施加11次编程脉冲Vpgm3_1至Vpgm3_11。典型地，不管所选字线的位置如何都可以确定通过电压。因此，图8和图9的情况在编程通过脉冲Vpass2_1(通过电压以此开始)以及在作为通过脉冲之间的电压差的通过阶跃电压ΔVpss2方面彼此相同。此外，图8和图9的情况的通过电压重复值(反复施加同一编程通过脉冲的次数)为彼此相同的2。也就是说，在图8的情况下，在时段R1期间，重复施加两次编程通过脉冲Vpass2_1。在每个时段R2或R3期间，反复施加两次同一编程通过脉冲Vpass2_2或Vpass2_3。类似地，在图9的情况下，在时段R1至R5中的每个时段期间，编程通过脉冲Vpss2_1至Vpss2_5中的对应一个被反复施加两次，而在时段R6期间，施加最后的编程通过脉冲Vpss2_6。在根据本公开的实施方式的半导体存储器件中，基于单元串的堆叠中的所选字线的位置来确定编程电压，并且基于形成编程电压的编程阶跃电压来确定编程通过电压。因此，根据所选字线的位置，可以灵活地确定编程电压和编程通过电压，由此可以增强半导体存储器件的性能。将参照图10至图15描述根据半导体存储器件确定编程电压和通过电压的方法以及根据本公开的实施方式操作该半导体存储器件的方法。图10是示出了图1中所示的控制逻辑的实施方式的框图。参照图10，控制逻辑140可以包括设置存储单元141、编程电压确定单元143和通过电压确定单元145。设置存储单元141可以存储根据所选字线的位置的设置值。编程电压确定单元143可以基于设置值来确定将被施加至所选字线的编程电压。通过电压确定单元145可以基于设置值来确定将被施加至未选字线的通过电压。设置存储单元141可以通过控制逻辑140中的寄存器实现。存储在设置存储单元141中的设置值可以包括与相应所选字线的位置对应的编程阶跃电压、通过阶跃电压和通过电压重复值。在一个实施方式中，设置存储单元141可以存储例如如下表1中所示的设置值，但是不限于此。[表1]所选字线编程阶跃电压通过阶跃电压通过电压重复值WL1～WL8Vst1Vps1RP1WL9～WL16Vst2Vps2RP2WL17～WL24Vst3Vps3RP3WL25～WL32Vst4Vps4RP4在表1中，示出了存储串包括三十二个存储单元的情况。因此，三十二条字线WL1至WL32联接至存储串中的存储单元。不同的设置值可以分配给相应的字线，但是在表1的实施方式中，示出了字线被分成四组并且向相应组施加不同设置值的示例。表1仅作为示例提供。存储串中包括的存储单元的数量以及组的数量可以以各种方式改变。在选择属于第一组的字线WL1至WL8的情况下，编程阶跃电压、通过阶跃电压和通过电压重复值分别被确定为Vst1、Vps1和PR1。类似地，在选择属于第二组至第四组中的每组的字线的情况下，可以选择表1所示的设置值。在一个实施方式中，设置存储单元141可以包括产生关于字线WL1至WL32的组信息的组信息产生单元142。在这种情况下，组信息产生单元142可以对施加至半导体存储器件的地址当中的列地址进行解码，并且产生关于与相关地址对应的字线属于哪一个组的组信息。组信息产生单元142可以根据需要确定组数量的各种值，并且将字线WL1至WL32与所产生的组对应。根据表1的实施方式，组信息产生单元142可以产生四个组。对于这四个组，组信息产生单元142可以将字线WL1至WL8与第一组对应，将字线WL8至WL16与第二组对应，将字线WL17至WL24与第三组对应，并且将字线WL25至WL32与第四组对应。设置存储单元141可以给产生的每个组分配对应的编程阶跃电压、对应的通过阶跃电压和对应的通过电压重复值。编程电压确定单元143可以基于所选字线参考存储在设置存储单元141中的编程阶跃电压。例如，在选择字线WL18的情况下，编程电压确定单元143选择存储在设置存储单元141中的编程阶跃电压Vst3。编程电压确定单元143可以基于编程阶跃电压Vst3确定编程脉冲，并且根据编程脉冲确定编程电压。通过电压确定单元145可以基于所选编程阶跃电压Vst3选择通过阶跃电压Vps3和通过电压重复值RP3。通过电压确定单元145可以基于通过阶跃电压Vps3和通过电压重复值RP3确定编程通过脉冲，并且根据编程通过脉冲确定通过电压。所选字线越接近单元串的上部，由控制逻辑140中的编程电压确定单元143确定为编程阶跃电压的电压就越高。如图6所示，在第一字线WL1布置在堆叠的下部中而第三十二字线WL32布置在堆叠的上部中的情况下，编程阶跃电压Vst1具有最低值，而编程阶跃电压Vst2具有比编程阶跃电压Vst1更高的值以满足上述条件。此外，编程阶跃电压Vst3可以具有比编程阶跃电压Vst2更高的值，而编程阶跃电压Vst4可以具有最高值。所选编程阶跃电压值越高，被控制逻辑140中的电压确定单元145确定为通过阶跃电压的电压就越高。因此，根据上述实施方式，通过阶跃电压Vps1可以具有最低值，而通过阶跃电压Vps2可以具有高于通过阶跃电压Vps1的值。此外，通过阶跃电压Vps3可以具有高于通过阶跃电压Vps2的值，而通过阶跃电压Vps4可以具有最高值。所选编程阶跃电压越高，被控制逻辑140中的通过电压确定单元145确定为通过电压重复值的次数的计数就越小。因此，根据上述实施方式，通过电压重复值RP1可以具有最大值，而通过电压重复值PR2可以具有小于通过电压重复值RP1的值。此外，通过电压重复值RP3可以具有小于通过电压重复值RP2的值，而通过电压重复值RP4可以具有最小值。本文将在稍后参照图13至15描述根据设置值的选择而确定的编程电压和通过电压。图11是示出了操作根据本公开的实施方式的半导体存储器件的方法的流程图。参照图11，操作根据本公开的实施方式的半导体存储器件的方法包括：步骤S110，该步骤基于所选字线的位置确定将被施加至被选择为编程目标的字线的编程阶跃电压；步骤S130，该步骤基于所确定的编程阶跃电压来确定将被施加至多条字线当中的未选字线的通过电压；和步骤S150，该步骤基于所确定的编程阶跃电压和通过电压在所选存储单元上执行编程操作。在步骤S110，控制逻辑140中的编程电压确定单元143可以参照存储在设置存储单元141中的设置值来确定编程阶跃电压。尽管没有在图11中示出，但是在步骤S110，可以基于编程阶跃电压确定编程电压。在步骤S130，控制逻辑140中的通过电压确定单元145可以参照存储在设置存储单元141中的设置值来确定通过电压。在这种情况下，通过电压确定单元145可以基于所确定的编程阶跃电压来确定通过电压。本文稍后将参照图12描述步骤S130的实施方式。在步骤S150，执行大量编程操作。在一个实施方式中，在步骤S150之前，需要基于所确定的编程阶跃电压来确定编程电压。因为基于编程阶跃电压确定编程电压，因此该编程电压可以在步骤S130确定，或者可以在步骤S130之前或之后确定该编程电压。图12是示出确定通过电压的实施方式的流程图。参照图12，图11中所示的步骤S130可以包括：步骤S210，该步骤基于确定的编程阶跃电压来确定通过阶跃电压；步骤S230，该步骤基于所确定的编程阶跃电压确定通过电压重复值；以及步骤S250，该步骤基于所确定的通过阶跃电压和所确定的通过电压重复值来确定将被施加至未选字线的通过电压。一起参照表1、图10和图12，在步骤S210，通过电压确定单元145可以参照设置存储单元141确定通过阶跃电压。在这种情况下，根据所选编程阶跃电压，可以选择通过阶跃电压Vps1至Vps4中的任一个。在步骤S230，通过电压确定单元145可以参照设置存储单元141确定通过电压重复值。在这种情况下，根据所选编程阶跃电压值，可以选择通过电压重复值RP1至RP4中的任一个。在步骤S250，通过电压确定单元145可以基于所确定的通过阶跃电压和所确定的通过电压重复值来确定通过电压。下面将参照图13和图14描述通过上述过程确定的通过电压的示例。图13是示出了根据本公开的一个实施方式确定的编程电压和通过电压的时序图。参照图13，被施加至所选字线的编程电压被示出为基本与图9中所示的编程电压相同。在图13中，示出了选择布置在堆叠的相对靠下部分中的字线的情况。因此，与图7(图7示出了当选择布置在堆叠的相对靠上部分中的字线时的编程电压和通过电压)的情况相比，图13的情况的编程阶跃电压ΔVstep3是相对小的值。也就是说，编程阶跃电压ΔVstep3可以被确定为表1的示例中的值Vst1。根据所确定的编程阶跃电压ΔVstep3，确定编程脉冲Vpgm3_1至Vpgm3_11，由此确定编程电压。在图13的情况下，通过阶跃电压ΔVpss3可以被确定为小于图9中所示的通过阶跃电压ΔVpss2的值。此外，通过电压重复值可以被确定为“4”。也就是说，表1中的值RP1可以是“4”。因而，在每个时段R1’、R2’期间，编程通过脉冲Vpss3_1和Vpss3_2中的每个都可以被施加四次，而在最后时段R3’期间，编程通过脉冲Vpss3_3可以被施加三次。也就是说，可以根据所确定的通过阶跃电压ΔVpss3和所确定的通过电压重复值来确定通过电压。图14是示出了根据本公开的一个实施方式确定的编程电压和通过电压的另一时序图。参照图14，施加至所选字线的编程电压被示出为与图9中所示的编程电压基本相同。以与图13的情况类似的方式，在图14的情况下，也选择布置在堆叠的相对靠下的部分中的字线。因此，与图7(图7示出了当选择布置在堆叠的相对靠上的部分中的字线时的编程电压和通过电压)的情况相比，图14的情况的编程阶跃电压ΔVstep3是相对小的值。也就是说，编程阶跃电压ΔVstep3可以被确定为表1的示例中的值Vst1。根据所确定的编程阶跃电压ΔVstep3，确定编程脉冲Vpgm3_1至Vpgm3_11，由此确定编程电压。在图14的情况下，通过阶跃电压ΔVpss4可以被确定为比图13中所示的通过阶跃电压ΔVpss3更小的值。此外，通过电压重复值可以被确定为“3”。也就是说，表1中的值RP1可以是“3”。因此，在每个时段R1”、R2”、R3”期间，编程通过脉冲Vpss4_1、Vpss4_2和Vpss4_3中的每一个都可以被施加三次，而在最后时段R4”期间，编程通过脉冲Vpss4_4可以被施加两次。也就是说，可以根据所确定的通过阶跃电压ΔVpss4和所确定的通过电压重复值来确定通过电压。图15是示出了根据本公开的实施方式的编程电压和通过电压的又一时序图。在图15的实施方式中，通过阶跃电压ΔVpss5可以被确定为比图14中所示的通过阶跃电压ΔVpss4更小的值。此外，通过电压重复值可以被确定为“2”。在本公开的实施方式中，通过电压重复可以保持为固定值，并且只改变通过阶跃电压。也就是说，表1中的值RP1至RP4中的每一个都可以是“2”。因而，在时段R1至R5中的每个时段期间，编程通过脉冲Vpss5_1和Vpss5_5中的每个可以被施加两次，而在最后时段R6期间，编程通过脉冲Vpss5_6可以被施加一次。也就是说，可以根据所确定的通过阶跃电压ΔVpss5和所确定的通过电压重复值来确定通过电压。图16是示出了包括图1的半导体存储器件的存储系统的框图。参照图16，存储系统1000包括半导体存储器件100和控制器1100。半导体存储器件100可以具有与参照图1描述的半导体存储器件相同的构造和操作。下面，将省略重复说明。控制器1100可以联接至主机Host和半导体存储器件100。控制器1100可以响应于来自主机Host的请求而访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读操作、写操作、擦除操作和背景操作。控制器1100可以提供主机Host和半导体存储器件100之间的接口。控制器1100被构造成驱动用于控制半导体存储器件100的固件。控制器1100包括随机访问存储器(RAM)1110、处理单元1120、主机接口1130、存储接口1140和误差校正块1150。RAM1110用作处理单元1120的操作存储器、半导体存储器件100和主机Host之间的高速缓冲存储器和半导体存储器件100和主机Host之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的总体操作。另外，控制器1100可以临时存储在写操作期间从主机Host提供的编程数据。主机接口1130可以包括用于在主机Host和控制器1100之间执行数据交换的协议。在实施方式的一个示例中，控制器1100可以经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI扩展(PCI-express，PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动电子(IED)协议、私人协议等的各种接口协议中的至少一种与主机Host通信。存储接口1140与半导体存储器件100交互(interface)。例如，存储接口包括NAND接口或NOR接口。误差校正块1150使用误差校正码(ECC)检测并校正从半导体存储器件100接收的数据中的误差。处理单元1120可以根据来自于误差校正块1150的误差检测结果来调节读取的电压，并且控制半导体存储器件100执行重新读取。在实施方式的一个示例中，误差校正块可以被设置为控制器1100的元件。控制器1100和半导体存储器件100可以被集成为单个半导体器件。在实施方式的一个示例中，控制器1100和半导体存储器件100可以被集成为单个半导体器件以形成存储卡。例如，控制器1100和半导体存储器件100可以被集成为单个半导体器件并形成诸如个人计算机存储卡国际协会(PCMCIA)、袖珍闪存卡(CF)、智能媒体卡(SM或SMC)、存储棒多媒体卡(MMC、RS-MMC或MMC微型卡)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪速存储器(UFS)等的存储卡。控制器1100和半导体存储器件100可以集成为单个半导体器件以形成固态驱动器(SSD)。SSD包括被形成为存储半导体存储器中的数据的存储装置。当存储系统1000用作SSD时，可以感觉出联接至存储系统1000的主机Host的操作速度提高。在一个实施方式中，存储系统1000可以作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制器、导航设备、黑匣子、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的设备、形成家庭网络的各种设备中的一种设备、形成计算机网络的各种电子设备中的一种设备、形成信息通讯网络的各种电子设备中的一种设备、RFID设备、形成计算机系统的各种元件中的一种元件等的电子设备的各种元件中的一个元件来提供。在一个实施方式中，半导体存储器件100或存储系统1000可以嵌入在各种类型的封装中。例如，半导体存储器件100或存储系统1000可以以如下形式封装，诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、窝伏尔组件内裸片(DieinWafflePack)、晶片形式裸片(DieinWaferForm)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级结构封装(Wafer-levelFabricatedPackage,WFP)、晶片级处理堆叠封装(WSP)等等。图17是示出了图16的存储系统的应用的示例的框图。参照图17，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储芯片。半导体存储芯片被分成多个组。参照图17，图17示出了多个组中的每个组经由第一信道(channel)CH1至第k信道CHk与控制器2200通信。每个半导体存储芯片可以具有与参照图1描述的半导体存储器件100的实施方式相同的构造和操作。每组通过一个公共信道与控制器2200通信。控制器2200具有与参照图16描述的控制器1100相同的构造，并且被构造成经由多个信道CH1至CHk控制半导体存储器件2100的多个存储芯片。图18是示出了包括图17的存储系统的计算系统的框图。计算系统3000可以包括中央处理单元3100、RAM3200、用户接口3300、电源3400、系统总线3500和存储系统2000。存储系统2000经由系统总线3500电联接至CPU3100、RAM3200、用户接口3300和电源3400。经由用户接口3300提供或由CPU3100处理的数据存储在存储系统2000中。参照图18，半导体存储器件2100被示出为经由控制器2200联接至系统总线3500。然而，半导体存储器件2100可以直接联接至系统总线3500。控制器2200的功能可以通过CPU3100和RAM3200执行。参照图18，可以提供参照图17描述的存储系统2000。然而，该存储系统2000可以用参照图16描述的存储系统1000来替换。在一个实施方式中，计算系统3000可以包括参照图16和图17描述的所有存储系统1000和2000。本公开的各种实施方式可以提供具有改进的编程操作特性的半导体存储器件。本公开的各种实施方式可以提供操作具有改进的编程操作特性的半导体存储器件的方法。这里已经公开了实施方式的示例，尽管采用了具体的术语，但是仅在一般和描述性意义下且不出于限制的目的来使用和解释这些术语。在某些情况下，除非另有明确说明，否则如自本申请提交之日起对本领域技术人员将显而易见的，针对具体实施方式描述的特征、特性和/或元件可以单个地使用或者与针对其它实施方式描述的特征、特性和/或元件组合地使用。因而，本领域技术人员将理解，在不脱离如权利要求中阐述的本公开的精神和范围的情况下可以进行各种形式和细节上的改变。相关申请的交叉引用本申请要求2016年12月7日在韩国知识产权局提交的韩国专利申请No.10-2016-0165858的优先权，通过引用将其整个公开结合于此。当前第1页1 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