本发明实施例涉及可调整辅助电路的存储器电路。
背景技术：
静态随机存取存储器(sram)通常用于集成电路中。sram胞具有在无需刷新的情况下保持数据的有利特征。sram胞可包含不同数目个晶体管，且因此通常以晶体管的数目指称，例如，六晶体管(6-t)sram、八晶体管(8-t)sram和类似物。晶体管通常形成用于存储位的数据锁存器。可添加额外晶体管以控制对晶体管的存取。sram胞通常布置为具有行和列的阵列。通常，sram胞的各行连接到字线，字线确定sram的行是否被选定。sram胞的各列连接到位线(或一对位线)，位线用于将位存储到sram胞中或从sram胞读取位。
随着集成电路不断按比例缩小，集成电路的电源电压连同存储器电路的电源电压一起降低。因此，用以指示可从sram胞读取位和将位写入到sram胞中的可靠程度的sram胞的读取容限和写入容限降低。归因于存在静态噪声，降低的读取容限和写入容限可引起各自读取操作和写入操作中的误差。
技术实现要素：
本发明实施例涉及一种存储器装置，其包括：存储器阵列，其包括多个位，其中所述多个位中的第一位耦合到第一辅助电路；测试引擎，其耦合到所述存储器阵列，且经配置以检查各位是否为功能性的；和辅助电路调整(act)电路，其耦合到所述存储器阵列和所述测试引擎，且经配置以响应于所述检查而选择性地启动所述第一辅助电路。
本发明实施例涉及一种存储器装置，其包括：存储器阵列，其包括多个位，其中所述多个位中的第一位和第二位分别耦合到第一辅助电路和第二辅助电路；测试引擎，其耦合到所述存储器阵列，且经配置以检查各位是否为功能性的；和辅助电路调整(act)电路，其耦合到所述存储器阵列和所述测试引擎，且经配置以撤销启动所述第一辅助电路和所述第二辅助电路且响应于所述检查而启动所述第一辅助电路。
本发明实施例涉及一种存储器装置，其包括：存储器阵列，其包括多个位，其中所述多个位中的第一位耦合到第一辅助电路和第二辅助电路；测试引擎，其耦合到所述存储器阵列，且经配置以检查各位是否为功能性的；和辅助电路调整(act)电路，其耦合到所述存储器阵列和所述测试引擎，且经配置以响应于所述检查而选择性地启动用于所述位的所述第一辅助电路和所述第二辅助电路。
附图说明
当结合附图阅读时，从以下详细描述最佳理解本揭露的方面。应注意，各种构件不一定按比例绘制。事实上，为清楚论述，可任意增大或减小各个构件的尺寸。
图1展示根据一些实施例的存储器装置100的示范性框图。
图2展示根据一些实施例的图1的存储器装置100的示范性电路图。
图3展示根据一些实施例的图1的存储器装置的辅助电路调整(act)电路的示范性电路图。
图4展示根据一些实施例的操作图3的act电路的示范性波形。
具体实施方式
以下揭露描述用于实施本标的物的不同特征的各种示范性实施例。下文描述组件和布置的特定实例以简化本揭露。当然，这些实例仅为实例且并不希望为限制性的。例如，将了解，当一元件被称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到所述另一元件，或可存在一或多个中介元件。
如上文所述，随着集成电路不断按比例缩小，集成电路的电源电压连同存储器装置的电源电压一起降低。已探索用以降低vccmin(它是可靠读取操作和写入操作所需的最小电源电压vcc)以适应不断减小的电源电压的各种方法。例如，在低电源供应电压，在存储器装置中使用多种写入辅助电路以改善胞写入能力，所述电路例如(举例来说)字线升压辅助电路、负位线辅助电路等；类似地，也在存储器装置中使用多种读取辅助电路以改善胞读取能力，所述电路例如(举例来说)字线下降辅助电路、vdd升压辅助电路等。然而，在存储器装置中使用的现有辅助电路始终在作用中，这消耗存储器装置的额外有效功率。因此，使用上文描述的辅助电路的现有存储器装置尚未完全令人满意。
本揭露提供一种存储器装置的各种实施例，其包含辅助电路调整(act)电路，所述辅助电路调整(act)电路经配置以在需要对应位的辅助时选择性地启用/启动存储器装置的一或多个辅助电路。更明确地说，在一些实施例中，存储器装置进一步包含内建自我测试(bist)引擎，其经配置以检查存储器装置的各位的作用能力，即，是否能够读取各位和/或写入到各位。基于检查结果，可用各自地址(例如，列×行)标记一或多个非功能性位且将这些非功能性位的地址存储于一个一次性可编程存储器(opm)装置(例如，efuse)中。接着，act电路存取efuse且基于地址选择性地启动非功能性位的对应辅助电路。因而，并非始终启动存储器装置中的全部辅助电路，且此外，仅启动对应于需要辅助的位(非功能性位)的辅助电路。因此，可达到存储器装置的较低有效功率消耗且有效率地使用一或多种辅助技术。
图1展示根据各种实施例的包含上述act电路的存储器装置100的示范性框图。如所示，存储器装置100包含存储器阵列102、位线(bl)驱动器104、字线(wl)驱动器106、act电路108、测试引擎122和一个一次性可编程存储器(opm)装置124。应注意，图1的所展示实施例仅为可根据各种实施例实施的存储器阵列和对应组件的实例。额外存储器阵列和一或多个其它组件(例如(举例来说)预充电电路、缓冲电路、计时电路等)也可包含于存储器装置100中同时保持在本揭露的范围内。
在一些实施例中，存储器阵列102包含多个(存储器)位。多个位布置成列-行配置，其中各位布置于对应列(垂直放置)与对应行(水平放置)的交叉点处。当从位读取数据位(逻辑1或逻辑0)或将数据位写入到位时，各位经配置以分别呈现或存储所述数据位。此外，存储器阵列102包含耦合到各自列且沿各自列布置的多个位线(bl)(和/或反相位线(bbl))，和耦合到存储器阵列102的各自行且沿各自行布置的多个字线(wl)。下文将关于图2进一步详细论述存储器阵列102。
在一些实施例中，bl驱动器104通过上述bl耦合到存储器阵列102和所述多个位。更明确地说，bl驱动器104包含经配置以选择一或多个列(bl)的列选择器(或bl解码器)，且在一些实施例中，其进一步包含各自经配置以通过分别耦合的bl提供“写入辅助”或“读取辅助”的一或多个bl辅助电路，这将在下文关于图2进一步详细描述。类似地，wl驱动器106通过上述wl耦合到存储器阵列102和多个位。更明确地说，wl驱动器106包含经配置以选择/确证一或多个行(wl)的行选择器(或wl解码器)，且在一些实施例中，其进一步包含各自经配置以通过分别耦合的wl提供“写入辅助”或“读取辅助”的一或多个wl辅助电路，这将在下文关于图2进一步详细描述。
如所示，在一些实施例中，沿水平方向，act电路108的第一部分通过bl驱动器104耦合到存储器阵列102，且沿垂直方向，act电路108的第二部分通过wl驱动器106耦合到存储器阵列102。如上文所述，act电路108经配置以基于位是功能性的还是非功能性的而选择性地启用各位的各自(wl/bl)辅助电路。因此，在一些实施例中，act电路108包含多个act单元，其中act电路108的第一部分(沿水平方向)的act单元各自耦合到各自bl(和沿bl的经耦合位)以及bl驱动器104的对应bl辅助电路(未展示)，且act电路108的第二部分(沿垂直方向)的act单元各自耦合到各自wl(和沿wl的经耦合位)以及wl驱动器106的对应wl辅助电路(未展示)。下文将关于图2进一步详细描述act电路108(act单元)、bl辅助电路和wl辅助电路。
尽管在图1的所展示实施例中，act电路108的第一(水平)部分和第二(垂直)部分分别通过bl驱动器104和wl驱动器106耦合到存储器阵列102，然应注意，可以不同配置布局存储器阵列102、bl驱动器104、wl驱动器106和act电路108，同时保持在本揭露的范围内。例如，bl驱动器104和wl驱动器106中的一者或两者可分别通过act电路108的第一部分和第二部分耦合到存储器阵列102。
在一些实施例中，测试引擎122耦合到存储器阵列102和其中包含的多个位的各者。在一些实施例中，测试引擎122可包含内建自我测试(bist)引擎。尽管测试引擎122耦合到存储器阵列102(如图1中所示)，然在一些其它实施例中，测试引擎122可通过bl驱动器104和wl驱动器106耦合到存储器阵列102。在一些实施例中，测试引擎122经配置以使用一或多个程序来检查存储器阵列102中的各位是否为功能性的，这将在下文进一步详细描述。
在一些实施例中，opm装置124耦合到测试引擎122且进一步耦合到act电路108。在一些实施例中，opm装置124可包含efuse装置，它是一种类型的只读存储器装置。存储/写入于此efuse装置中的数据是永久性的且无法改变。在一些实施例中，opm装置124经配置以存储被确定为非功能性的位的地址，且将这些地址信息提供到经耦合act电路108。因而，act电路108可使用地址信息来启用(若干)对应辅助电路，这将在下文关于图2进一步详细描述。
图2是根据各种实施例的进一步展示存储器阵列102的部分、bl驱动器104的部分、wl驱动器106的部分和act电路108的部分的示范性框图。在一些实施例中，存储器阵列102可实施为静态随机存取存储器(sram)阵列。因此，存储器阵列102的多个位中的各位可包含sram位，例如(举例来说)一个六晶体管(6t)sram位、一个八晶体管(8t)sram位、一个二电阻器六晶体管(2t-6r)sram位等。
如所示，在存储器阵列102中展示16个位(例如，102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9、102-10、102-11、102-12、102-13、102-14、102-15和102-16)。基于上文描述，相应地在图2的存储器阵列102中展示列“a”、“b”、“c”和“d”和行“a”、“b”、“c”和“d”。更明确地说，沿垂直方向，位102-1、102-5、102-9和102-13沿列a布置；位102-2、102-6、102-10和102-14沿列b布置；位102-3、102-7、102-11和102-15沿列c布置；且位102-4、102-8、102-12和102-16沿列d布置。沿水平方向，位102-1、102-2、102-3和102-4沿行a布置；位102-5、102-6、102-7和102-8沿行b布置；位102-9、102-10、102-11和102-12沿行c布置；且位102-13、102-14、102-15和102-16沿行d布置。尽管图2的所展示实施例仅展示16个位，然而存储器阵列102的实施例中可包含任何所要数目个位，同时保持在本揭露的范围内。因而，可根据存储器阵列102中位的数目调整列和行的数目。
如上文所述，存储器阵列102的各列包含耦合到布置于其中的位的bl(和/或bbl)，且存储器阵列102的各行包含耦合到布置于其中的位的wl。更明确地说，沿一行的位各自耦合到所述行的wl，且各位布置于不同且分离列中以耦合到各自列的bl。在一些实施例中，各列可包含一或多个bl/bbl，且各行可包含一或多个wl。然而，为清楚起见，仅分别沿各列和各行展示一个bl和一个wl。在图2的所展示实施例中，沿行a的位102-1、102-2、102-3和102-4各自耦合到wl“wl_a”，且位102-1、102-2、102-3和102-4分别布置于列a、b、c和d中且沿bl：“bl_a”、“bl_b”、“bl_c”和“bl_d”布置。类似地，沿行b的位102-5、102-6、102-7和102-8各自耦合到wl“wl_b”，且位102-5、102-6、102-7和102-8分别布置于列a、b、c和d中且沿bl：“bl_a”、“bl_b”、“bl_c”和“bl_d”布置；沿行c的位102-9、102-10、102-11和102-12各自耦合到wl“wl_c”，且位102-9、102-10、102-11和102-12分别布置于列a、b、c和d中且沿bl：“bl_a”、“bl_b”、“bl_c”和“bl_d”布置；沿行d的位102-13、102-14、102-15和102-16各自耦合到wl“wl_d”，且位102-13、102-14、102-15和102-16分别布置于列a、b、c和d中且沿bl：“bl_a”、“bl_b”、“bl_c”和“bl_d”布置。
如上文所述，bl驱动器104包含一或多个bl辅助电路(104a到104d)，其中各bl辅助电路耦合到存储器阵列102的至少一个各自bl，且wl驱动器106包含一或多个wl辅助电路(106a到106d)，其中各wl辅助电路耦合到存储器阵列102的至少一个各自wl。
在图2的所展示实施例中，bl驱动器104的bl辅助电路104a、104b、104c和104d分别各自耦合到bl：bl_a、bl_b、bl_c和bl_d，且wl驱动器106的wl辅助电路106a、106b、106c和106d分别各自耦合到wl：wl_a、wl_b、wl_c和wl_d。尽管bl辅助电路104a、104b、104c和104d的各者耦合到各自bl，然在一些实施例中，图2中所示的各bl辅助电路也可耦合到各自bbl。此外，尽管图2仅展示耦合到bl的辅助电路(即，bl辅助电路104a、104b、104c和104d)，然而bl驱动器可包含各自耦合到存储器阵列102的各自bbl的一或多个辅助电路，同时保持在本揭露的范围内。
此外，wl辅助电路和bl辅助电路的各者分别耦合到沿各自wl和bl的位，且各wl/bl辅助电路与各自act单元耦合以容许选择性地启动经耦合wl/bl辅助电路。如所示，沿垂直方向，wl辅助电路106a耦合到沿wl_a的位(例如，位102-1、102-2、102-3、102-4等)且与act单元108a耦合；wl辅助电路106b耦合到沿wl_b的位(例如，位102-5、102-6、102-7、102-8等)且与act单元108b耦合；wl辅助电路106c耦合到沿wl_c的位(例如，位102-9、102-10、102-11、102-12等)且与act单元108c耦合；wl辅助电路106d耦合到沿wl_d的位(例如，位102-13、102-14、102-15、102-16等)且与act单元108d耦合。沿水平方向，bl辅助电路104a耦合到沿bl_a的位且与act单元108a耦合；bl辅助电路104b耦合到沿bl_b的位且与act单元108b耦合；bl辅助电路104c耦合到沿bl_c的位且与act单元108c耦合；bl辅助电路104d耦合到沿bl_d的位且与act单元108d耦合。
在一些实施例中，act电路108的act单元彼此串联耦合为链。此外，此(act)链可经配置以接收共同时钟信号和一或多个数据信号。响应于共同时钟信号和(若干)数据信号，act单元的各者可提供启用/启动信号以启动对应wl辅助电路或对应bl辅助电路，这将在下文关于act电路108的操作进一步详细论述。
如上文描述，(wl/bl)辅助电路的各者经配置以将读取辅助或写入辅助提供到(存储器阵列102的)一或多个经耦合位。根据本揭露的各种实施例，bl辅助电路的各者(例如，104a、104b、104c、104d等)可经配置以：在经耦合bl上提供负电压，通常称为“负bl”技术(用于写入辅助)；降低经耦合bl上的电荷(用于读取辅助)；增加经耦合bl与bbl之间的差动电压(用于写入辅助)；或这些的组合。wl辅助电路的各者(例如，106a、106b、106c、106d等)可经配置以：在经耦合wl上提供降低的电压，通常称为“wl下降”技术(用于读取辅助)；在经耦合wl上提供增加的电压，通常称为“wl升压”技术(用于写入辅助)；或这些的组合。
在实例中，当bl辅助电路104a经设计以提供“负bl”功能性时，bl辅助电路104a可提供负电压且在(用逻辑0)写入位102-1、102-5、102-9和102-13的一或多者期间将此负电压施加到bl_a。在另一实例中，当wl辅助电路106c经设计以提供“wl下降”功能性时，wl辅助电路106c可在读取位102-9、102-10、102-11和102-12的一或多者期间将降低的电压施加于wl_c上。又在另一实例中，当wl辅助电路106d经设计以提供一“wl升压”功能性时，wl辅助电路106d可在写入位102-13、102-14、102-15和102-16的一或多者期间将增加的电压施加于wl_d上。
在一些实施例中，辅助电路的各者(例如，104a、104b、104c、104d、106a、106b、106c、106d等)经配置以将其各自功能性应用于一或多个经耦合位以提供预期辅助。因而，各位可耦合到一或多个辅助电路(由这些辅助)。在其中位仅由辅助电路辅助的实施例中，可将这辅助电路放置于bl驱动器104或wl驱动器106中。在其中位由两个(或更多个)辅助电路辅助的实施例中，可将辅助电路的各者分别放置于bl驱动器104和wl驱动器106中，且辅助电路可提供互补辅助，即，辅助电路用于读取辅助且另一辅助电路用于写入辅助。
尽管上文描述的实施例将bl辅助电路和wl辅助电路(104a、104b、104c、104d、106a、106b、106c、106d)分别实施为bl驱动器104和wl驱动器106的部分，然而在替代实施例中，bl辅助电路可实施为与bl驱动器104分离且不同的块。因而，bl辅助电路可通过上述的bl驱动器104的bl解码器(未展示)耦合到存储器阵列102。类似地，wl辅助电路可实施为与wl驱动器106分离且不同的块。因而，wl辅助电路可通过上述的wl驱动器106的wl解码器(未展示)耦合到存储器阵列102。
在一些实施例中，当仅bl辅助电路或wl辅助电路包含于存储器装置100中时，可不包含分别耦合的act单元。例如，当存储器装置100仅包含bl辅助电路(例如，104a、104b、104c、104d等)时，wl驱动器106(例如，wl选择器)可在未与act单元(例如，108a、108b、108c、108d等)耦合的情况下直接耦合到存储器阵列102。因而，act电路(链)可仅包含沿行的act单元(例如，108a、108b、108c、108d等)。
如上文所述，在使用辅助技术的常规存储器装置中，辅助电路通常始终保持在作用中，这引起存储器装置消耗额外有效功率。换句话说，这常规存储器装置的各位接收一或多个辅助，即使一些位没有必要接收任何辅助(即，甚至在无任何辅助的情况下，位仍功能性地被读取和/或写入)。根据本揭露的各种实施例，测试引擎122检查各位的读取能力和/或写入能力，且接着将结果(例如，非功能性位的各自地址)存储于opm装置124中，且act电路108存取opm装置124以取回结果而辨识具有非功能性读取能力和/或写入能力的位的位置且因此启动(若干)对应辅助电路，这将在下文进一步详细描述。将结合图1和图2提供对存储器装置100的操作的以下论述。
在一些实施例中，act电路108可撤销启动存储器装置100的全部辅助电路(104a、104b、104c、104d、106a、106b、106c、106d等)或这些的至少部分。接着，测试引擎122(在本揭露中实施为bist引擎)存取存储器阵列102以通过多种自我测试技术中的任一个检查存储器阵列102的位中的各者。在一些实施例中，测试引擎122可循序存取各位(例如，将位数据写入到位、从位读取位数据等)且使用下文描述的程序检查各位。
例如，测试引擎122引起位102-1偏压到标称供应电压(例如，vdd，它是存储器装置100的供应电压)，引起(若干)对应组件/(若干)电路(例如，bl_a、wl_a等)将数据位写入到位102-1，且校对写入是否成功。如果写入不成功，那么测试引擎122可因此将位102-1的地址(例如，列a×行a)存储于opm装置124中，且将位102-1辨识为非功能性地写入(即，非功能性具有写入能力)。如果写入(当位偏压到vdd时)成功，那么测试引擎122可以电压减量(例如，10mv)反复地引起位102-1偏压到更低电压，且执行上文描述的类似写入操作以校对位102-1是否可被写入，直到位102-1偏压到vccmin(即，在位仍可被写入和/或读取时用于存储器阵列102的位的最小供应电压)。如果位102-1在偏压到vccmin时仍可被写入，那么测试引擎122可将位102-1辨识为无需任何辅助的功能性位。然而，如果位102-1在反复期间写入失败，那么测试引擎122可将位102-1辨识为非功能性位且存储对应地址以供后续使用。尽管上文提供的实例是关于校对位的“写入能力”，然而测试引擎122也可对各位执行读取能力校对，辨识各位的读取能力，将各位的各自地址(具有已辨识读取能力和/或写入能力)存储到opm装置124。因而，在一些实施例中，将存储器阵列102中的具有各自地址的各位的读取能力和/或写入能力存储于opm装置124中。
在一些实施例中，具有各自地址的位的读取能力/写入能力的此信息可实际上在opm装置124中存储为“映射”。在测试引擎122跨存储器阵列102完成对全部位的检查之后，act电路108接着存取opm装置124以取回所述映射以启动(若干)对应辅助电路。如图3中所示，取决于各位的经辨识读取能力和/或写入能力，act电路108可使用位的(若干)对应act单元以通过提供(若干)启动信号(例如，109a、109b、109c、109d、109a、109b、109c、109d等)而启动位的(若干)辅助电路。更明确地说，可循序确证各自经配置以启动各自辅助电路的启动信号。即，在第一时段期间，act电路108可确定启动第一组辅助电路，且在第二时段期间，act电路108可确定启动第二组辅助电路。可基于由act单元接收的数据信号和时钟信号确定这些序列，这将在下文进一步详细论述。如图3中展示，在一些实施例中，act单元的各者(108a、108b、108c、108d、108a、108b、108c和108d)实施为边缘触发正反器(例如，sr正反器、jk正反器、d正反器)，且正反器彼此串联耦合为链。
在图3所展示实施例中，act单元的各者包含由共同时钟信号“109_clk”同步的d正反器。此外，链的第一d正反器(即，act单元108a)经配置以接收数据信号“109_in”，且将输出提供到其下一级d正反器(即，act单元108b)。在一些实施例中，这输出也可用作到经耦合辅助电路106a(图2)的启动信号109a。因此，act单元108b经配置以接收启动信号109a作为其数据信号(输入)并输出启动信号109b。类似地，act单元108c经配置以接收启动信号109b作为其数据信号(输入)并输出启动信号109c；act单元108d经配置以接收启动信号109c作为其数据信号(输入)并输出启动信号109d；act单元108a经配置以接收启动信号109d作为其数据信号(输入)并输出启动信号109a；act单元108b经配置以接收启动信号109a作为其数据信号(输入)并输出启动信号109b；act单元108c经配置以接收启动信号109b作为其数据信号(输入)并输出启动信号109c；act单元108d经配置以接收启动信号109c作为其数据信号(输入)并输出启动信号109d。在一些实施例中，启动信号109d可用作链的输出信号“109_out”。
一般来说，d正反器遵循其输入但无法进行转变(如所述输入所请求)，除非接收触发边缘(例如，上升边缘和/或下降边缘)。根据各种实施例，图4中展示act电路(链)108的示范性操作。分别展示(共同)时钟信号109_clk、数据信号109_in、多个启动(输出)信号109a、109b、109c、109d、109a、109b、109c和109d的波形。图4中波形中的各者随时间在高逻辑状态(下文中为“high”)与低逻辑状态(下文中为“low”)之间变化。如所示，时钟信号109_clk分别在时间t1、t2、t3、t4、t5、t6、t7、t8和t9处包含上升边缘。如所展示，基于上文描述的d正反器和给定数据信号109_in的原理，启动信号109a、109b、109c、109d、109a、109b、109c和109d的各者可随时间变化。
在一些实施例中，当启动信号处于high时，可启动接收所述启动信号的辅助电路。在其它方面，在一些实施例中，所述辅助电路可保持撤销启动。例如，同时参考图2和图4，在t1到t2期间，act电路108确定无位需要辅助；在t2到t3期间，act电路108确定位102-1需要(读取或写入)辅助，所述辅助可由辅助电路106a提供；在t3到t4期间，act电路108确定位102-5需要(读取或写入)辅助，所述辅助可由辅助电路106b提供；在t4到t5期间，act电路108确定位102-9需要(读取或写入)辅助，所述辅助可由辅助电路106c提供；在t5到t6期间，act电路108确定位102-13需要(读取或写入)辅助，所述辅助可由辅助电路106d提供；在t6到t7期间，act电路108确定位102-13需要(读取或写入)辅助，所述辅助可由辅助电路104a提供；在t7到t8期间，act电路108确定位102-14需要(读取或写入)辅助，所述辅助可由辅助电路104b提供；在t8到t9期间，act电路108确定位102-15需要(读取或写入)辅助，所述辅助可由辅助电路104c提供。在一些实施例中，可从opm装置124取回此信息。因此，act电路108将数据信号109_in提供到act单元链以引起各act单元以适合时序确证启动信号。
在实施例中，揭露一种存储器装置。所述存储器装置包含：存储器阵列，其包括多个位，其中所述多个位中的第一位耦合到第一辅助电路；测试引擎，其耦合到所述存储器阵列，且经配置以检查各位是否为功能性的；和辅助电路调整(act)电路，其耦合到所述存储器阵列和所述测试引擎，且经配置以响应于所述检查而选择性地启动所述第一辅助电路。
在另一实施例中，一种存储器装置包含：存储器阵列，其包括多个位，其中所述多个位中的第一位和第二位分别耦合到第一辅助电路和第二辅助电路；测试引擎，其耦合到所述存储器阵列，且经配置以检查各位是否为功能性的；和辅助电路调整(act)电路，其耦合到所述存储器阵列和所述测试引擎，且经配置以撤销启动所述第一辅助电路和所述第二辅助电路且响应于所述检查而启动所述第一辅助电路。
又在另一实施例中，一种存储器装置包含：存储器阵列，其包括多个位，其中所述多个位中的第一位耦合到第一辅助电路和第二辅助电路；测试引擎，其耦合到所述存储器阵列，且经配置以检查各位是否为功能性的；和辅助电路调整(act)电路，其耦合到所述存储器阵列和所述测试引擎，且经配置以响应于所述检查而选择性地启动用于所述位的所述第一辅助电路和所述第二辅助电路。
前文概述若干实施例的特征使得所属领域的一般技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，他们可容易使用本揭露作为设计或修改其它程序和结构的基础以实行本文中介绍的实施例的相同目的和/或达成相同优点。所属领域的技术人员也应认识到，这些等效构造并不脱离本揭露的精神和范围，且在不脱离本揭露的精神和范围的情况下，他们可在本文中进行各种改变、置换和更改。
符号说明
102存储器阵列
102-1位
102-2位
102-3位
102-4位
102-5位
102-6位
102-7位
102-8位
102-9位
102-10位
102-11位
102-12位
102-13位
102-14位
102-15位
102-16位
104位线(bl)驱动器
104a位线(bl)辅助电路
104b位线(bl)辅助电路
104c位线(bl)辅助电路
104d位线(bl)辅助电路
106字线(wl)驱动器
106a字线(wl)辅助电路
106b字线(wl)辅助电路
106c字线(wl)辅助电路
106d字线(wl)辅助电路
108辅助电路调整(act)电路(链)
108a辅助电路调整(act)单元
108b辅助电路调整(act)单元
108c辅助电路调整(act)单元
108d辅助电路调整(act)单元
108a辅助电路调整(act)单元
108b辅助电路调整(act)单元
108c辅助电路调整(act)单元
108d辅助电路调整(act)单元
109a启动(输出)信号
109b启动(输出)信号
109c启动(输出)信号
109d启动(输出)信号
109a启动(输出)信号
109b启动(输出)信号
109c启动(输出)信号
109d启动(输出)信号
109_clk(共同)时钟信号
109_in数据信号
109_out输出信号
122测试引擎
124一次性可编程存储器(opm)装置
a列
b列
c列
d列
a行
b行
c行
d行
bl_a位线(bl)
bl_b位线(bl)
bl_c位线(bl)
bl_d位线(bl)
t1时间
t2时间
t3时间
t4时间
t5时间
t6时间
t7时间
t8时间
t9时间
wl_a字线(wl)
wl_b字线(wl)
wl_c字线(wl)
wl_d字线(wl)