数据缓冲器和具有该数据缓冲器的存储装置的制作方法

本公开总体上涉及数据缓冲器和具有该数据缓冲器的存储装置。

背景技术：

存储装置可以存储或输出数据。通常，存在两种类型的存储装置：易失性存储装置，存储在该易失性存储装置中的数据在电力被切断或中断时不复存在；以及非易失性存储装置，存储在该非易失性存储装置中的数据即使在电力被切断或中断时也被保留。存储装置可以包括：存储单元阵列，该存储单元阵列用于存储数据；外围电路，该外围电路用于执行诸如编程操作、读操作和擦除操作这样的各种操作；以及控制逻辑，该控制逻辑用于控制外围电路。

存储控制器可以控制主机和存储装置之间的数据通信。

存储装置可以通过通道与存储控制器通信。例如，存储装置中的外围电路中的数据缓冲器可以通过通道进行存储控制器和存储装置之间的数据发送和接收。

技术实现要素：

实施方式提供了能够选择性地发送在各种模式下具有各种摆幅电平(swinglevel)的数据的数据缓冲器和具有该数据缓冲器的存储装置。

根据本公开的一方面，提供了一种数据缓冲器，该数据缓冲器包括：第一放大器和第二放大器，该第一放大器和该第二放大器被配置为通过反转输入数据来输出输出数据，所述第一放大器和所述第二放大器具有输出所述输出数据的联接的输出节点，其中，当所述输入数据具有第一摆幅电平时，启用所述第一放大器和所述第二放大器二者，以输出输出数据，并且其中，当所述输入数据具有比所述第一摆幅电平窄的第二摆幅电平时，启用所述第一放大器和所述第二放大器中的一个，以输出输出数据。

根据本公开的另一方面，提供了一种数据缓冲器，该数据缓冲器包括：第一放大器，该第一放大器被配置为在第一模式下输出通过反转输入数据而获得的数据，并且被配置为在数据的摆幅电平与所述第一模式下的数据的摆幅电平不同的第二模式下基于所述输入数据将为低电平的数据输出到输出节点；以及第二放大器，该第二放大器被配置为在所述第一模式下与所述第一放大器一起输出通过将所述输入数据反转而获得的数据，并且被配置为在所述第二模式下基于所述输入数据将为高电平的数据输出到所述输出节点。

根据本公开的又一方面，提供了一种存储装置，该存储装置包括：存储单元阵列，该存储单元阵列被配置为存储数据；外围电路，该外围电路被配置为执行所述存储单元阵列的各种操作；以及控制逻辑，该控制逻辑被配置为基于通过通道接收到的命令、地址和输入数据来控制所述外围电路，其中，所述外围电路包括数据缓冲器，该数据缓冲器被配置为在所述外围电路内传送根据通过所述通道接收到的所述输入数据的摆幅电平在不同模式下生成的数据。

根据本公开的又一方面，提供了一种数据缓冲器，该数据缓冲器包括：第一放大器，该第一放大器与输出节点联接，所述第一放大器被配置为接收数据，使所述数据反转并且将反转后的数据输出到所述输出节点；第二放大器，该第二放大器与所述输出节点联接，所述第二放大器被配置为接收所述数据，使所述数据反转并且将反转后的数据输出到所述输出节点；并且其中，当所述数据具有第一摆幅电平时，所述第一放大器和所述第二放大器二者同时输出反转后的具有高电平和低电平的数据，并且其中，当所述输入数据具有比所述第一摆幅电平低的第二摆幅电平时，所述第一放大器和所述第二放大器中的一个输出具有高电平的输出数据并且所述第一放大器和所述第二放大器中的另一个输出具有低电平的输出数据。

附图说明

现在，将参照附图更充分地描述各种实施方式；然而，可以以与本文中示出或描述的不同的方式来配置或布置本公开的元件和特征。因此，本发明不限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开是彻底和完整的，并且把实施方式的范围充分传达给本领域技术人员。

在附图中，可以夸大尺寸，以更清楚地例示特定特征或关系。应该理解，当一个元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相似的参考标号始终是指相似的元件。另外，在整篇说明书中，对“实施方式”等的引用不一定是指唯一一个实施方式，并且对“实施方式”的不同引用不一定是指同一实施方式。

图1是例示根据本公开的实施方式的数据缓冲器的图。

图2是例示根据本公开的实施方式的数据的摆幅电平彼此不同的数据模式的图。

图3是例示根据本公开的实施方式的数据传输电路的电路图。

图4是例示根据本公开的实施方式的第一模式下的数据传输电路的驱动方法的图。

图5是例示根据本公开的实施方式的第二模式下的数据传输电路的驱动方法的图。

图6是例示根据本公开的实施方式的包括数据缓冲器的存储系统的图。

图7是例示根据本公开的实施方式的存储装置的焊盘的图。

图8是例示根据本公开的实施方式的存储装置的细节的图。

图9是例示根据本公开的实施方式的输入/输出电路的图。

图10是例示根据本公开的实施方式的延迟缓冲器的电路图。

图11是例示根据本公开的另一个实施方式的存储系统的图。

图12是例示根据本公开的另一个实施方式的存储系统的图。

图13是例示根据本公开的另一个实施方式的存储系统的图。

图14是例示根据本公开的另一个实施方式的存储系统的图。

具体实施方式

在下面的详细描述中，已经仅通过示例的方式示出并描述了本公开的各种实施方式。本领域技术人员将认识到，在不脱离本公开的精神或范围的情况下，所描述的实施方式都可以按照各种不同方式进行修改。因此，附图和说明书在本质上将被认为是例示性的，而非限制性的。

在整个说明书中，当一个元件被称为“连接”或“联接”到另一个元件时，它可以直接连接或联接到另一个元件或者间接连接或联接到另一个元件，一个或更多个中间元件插置在它们之间。另外，当一个元件被称为“包括”组件时，这表明该元件还可以包括一个或更多个其它组件，而没有将这些其它组件排除在外，除非上下文另外表明。

图1是例示根据本公开的实施方式的数据缓冲器1000的图。

参照图1，数据缓冲器1000可以包括数据传输电路1100和模式切换电路1200。

数据传输电路1100可以被供应在第一电压端子处供应的第一电压vp1和在第二电压端子处供应的第二电压vp2，并且与供应接地电压vss的接地电压端子联接。数据传输电路1100可以响应于第一使能信号en_1或第二使能信号en_2而接收输入数据data_in并且输出输出数据data_out。

模式切换电路1200可以根据包括数据缓冲器1000的电子装置(例如，存储装置)的模式输出第一使能信号en_1或第二使能信号en_2。模式切换电路1200通常不同时启用并输出第一使能信号en_1和第二使能信号en_2。可以根据输入数据data_in的摆幅电平输出第一使能信号en_1和第二使能信号en_2。数据传输电路110可以根据第一使能信号en_1或第二使能信号en_2在特定模式下操作。

当输入数据data_in具有第一摆幅电平时，模式切换电路1200可以输出第一使能信号en_1。此时，第二使能信号en_2可以被停用。

图2是例示根据本公开的实施方式的数据的摆幅电平彼此不同的数据模式的图。

参照图2，举例来说，输入数据data_in在第一模式mode_1下具有第一摆幅电平swi_1，并且输入数据data_in在与第一模式mode_1不同的第二模式mode_2下具有第二摆幅电平swi_2。术语“摆幅电平”可以是指数据或信号可以在操作中采用的值的范围或者数据或信号的最高值和最低值之间的差。第一摆幅电平swi_1可以比第二摆幅电平swi_2宽，或者具有比第二摆幅电平swi_2大的范围。第一模式mode_1下使用的输入数据data_in的平均电压可以比第二模式mode_2下使用的输入数据data_in的平均电压高或大。例如，第一模式mode_1可以是1.8v的电压，第二模式mode_2可以是互补型金属氧化物半导体(cmos)电压(即，1.5v)。

图3是例示根据本公开的实施方式的数据传输电路1100(例如，图1的数据传输电路1100)的电路图。

参照图3，数据传输电路1100可以包括电压选择电路1110、第一放大器1120和第二放大器1130。

电压选择电路1110可以被供应第一电压vp1和第二电压vp2，并且与接地电压端子联接。电压选择电路1110可以响应于第一使能信号en_1或第二使能信号en_2而用使用第一电压vp1、接地电压vss和第二电压vp2的复用器来实现。例如，电压选择电路1110可以响应于第一使能信号en_1而输出第二电压vp2作为第一内部电压inbp和第二内部电压inbn。电压选择电路1110可以响应于第二使能信号en_2而分别输出并使用第一电压vp1和接地电压vss作为第一内部电压inbp和第二内部电压inbn。电压选择电路1110可以包括：第一开关sc1，该第一开关sc1用于响应于第二使能信号en_2而将第一电压vp1传送到第一节点d1；以及第二开关sc2，该第二开关sc2用于响应于第一使能信号en_1而将第二电压vp2传送到第一节点d1。另外，电压选择电路1110可以包括：第三开关sc3，该第三开关sc3用于响应于第二使能信号en_2而将接地电压vss传送到第二节点d2；以及第四开关sc4，该第四开关sc4用于响应于第一使能信号en_1而将第二电压vp2传送到第二节点d2。

第一放大器1120和第二放大器1130可以共同接收输入数据data_in，并且响应于第一使能信号en_1或第二使能信号en_2而输出输出数据data_out。

第一放大器1120可以包括联接在被施加第一电压vp1的第三节点d3和作为接地端子的第六节点d6之间的第一pmos晶体管p1至第三pmos晶体管p3以及第一nmos晶体管n1至第五nmos晶体管n5。

第一pmos晶体管p1可以响应于第一使能信号en_1而将第三节点d3和第四节点d4彼此联接。第二pmos晶体管p2的栅极和第三pmos晶体管p3的栅极可以与第四节点d4共同联接。例如，第二pmos晶体管p2可以根据第四节点d4的电压将第三节点d3和第四节点d4彼此联接。第三pmos晶体管p3可以根据第四节点d4的电压将第三节点d3和输出节点d_out彼此联接。

第一nmos晶体管n1可以根据第二内部电压inbn将第四节点d4和第五节点d5彼此联接。第二nmos晶体管n2可以根据输入数据data_in将输出节点d_out和第五节点d5彼此联接。第三nmos晶体管n3和第四nmos晶体管n4可以彼此串联联接在第五节点d5和第六节点d6之间。例如，第三nmos晶体管n3可以根据第四节点d4的电压将第五节点d5和第四nmos晶体管n4彼此联接，并且第四nmos晶体管n4可以根据第一使能信号en_1将第三nmos晶体管n3和第六节点d6彼此联接。第五nmos晶体管n5可以根据第二使能信号en_2将第五节点d5和第六节点d6彼此联接。

第一pmos晶体管p1可以在第一使能信号en_1为高(即，处于高电平)时截止，而在第一使能信号en_1为低(即，处于低电平)时导通。第一nmos晶体管n1可以在第二内部电压inbn为高时导通，而在第二内部电压inbn为低时截止。第二nmos晶体管n2可以在输入数据data_in为高时导通，而在输入数据data_in为低时截止。第四nmos晶体管n4可以在第一使能信号en_1为高时导通，而在第一使能信号en_1为低时截止。第五nmos晶体管n5可以在第二使能信号en_2为高时导通，而在第二使能信号en_2为低时截止。

第二放大器1130可以包括联接在被施加第一电压vp1的第七节点d7和作为接地端子的第十一节点d11之间的第四pmos晶体管p4至第八pmos晶体管p8以及第六nmos晶体管n6至第九nmos晶体管n9。

第四pmos晶体管p4和第六pmos晶体管p6可以彼此串联联接在第七节点d7和第八节点d8之间。例如，第四pmos晶体管p4可以根据第二使能信号en_2将第七节点d7和第六pmos晶体管p6彼此联接。第六pmos晶体管p6可以根据第九节点d9的电压将第四pmos晶体管p4和第八节点d8彼此联接。第五pmos晶体管p5可以根据第一使能信号en_1将第七节点d7和第八节点d8彼此联接。第七pmos晶体管p7可以根据第一内部电压inbp将第八节点d8和第九节点d9彼此联接。第八pmos晶体管p8可以将第八节点d8和输出节点d_out联接。

第六nmos晶体管n6可以根据第九节点d9的电压将第九节点d9和第十节点d10彼此联接。第七nmos晶体管n7可以根据第九节点d9的电压将输出节点d_out和第十节点d10彼此联接。第八nmos晶体管n8可以根据第二使能信号en_2将第九节点d9和第十一节点d11彼此联接。第九nmos晶体管可以根据第一使能信号en_1将第十节点d10和第十一节点d11彼此联接。

第四pmos晶体管p4可以在第二使能信号en_2为高时截止，而在第二使能信号en_2为低时导通。第五pmos晶体管p5可以在第一使能信号en_1为高时截止，而在第一使能信号en_1为低时导通。第七pmos晶体管p7可以在第一内部电压inbp为高时截止，而在第一内部电压inbp为低时导通。第八pmos晶体管p8可以在输入数据data_in为高时截止，而在输入数据data_in为低时导通。第八pmos晶体管p8可以在第二使能信号en_2为高时导通，而在第二使能信号en_2为低时截止。第九nmos晶体管n9可以在第一使能信号en_1为高时导通，而在第一使能信号en_1为低时截止。

如下，将描述数据传输电路1100的操作方法。

图4是例示根据本公开的实施方式的第一模式下的图3的数据传输电路1100的驱动方法的图。

参照图4，在第一模式下，第一使能信号en_1被启用，而第二使能信号en_2被停用。信号被启用意指信号的逻辑电平为高，并且晶体管被启用意指晶体管导通。信号被停用意指信号的逻辑电平为低，并且晶体管被停用意指晶体管截止。在图4中，当执行第一模式时，虚线所指示的晶体管可以截止，而实线所指示的晶体管可以根据施加到其栅极的电压而导通或截止。也就是说，在第一模式下，pmos晶体管和nmos晶体管可以根据启用的第一使能信号en_1和停用的第二使能信号en_2而导通或截止。以下，对此进行详细描述。

在电压选择电路1110中，第二开关sc2和第四开关sc4根据为高的第一使能信号en_1而导通，因此，第二电压vp2被作为第一内部电压inbp和第二内部电压inbn输出。第二电压vp2可以是比0v高且比第一电压vp1低的正电压。

在第一放大器1120中，第一pmos晶体管p1可以根据为高的第一使能信号en_1而截止。第四节点d4可以被初始重置为低。因此，第二pmos晶体管p2和第三晶体管p3可以导通。如果第二pmos晶体管p2和第三晶体管p3导通，则第三节点d3、第四节点d4和输出节点d_out可以彼此联接。作为正电压的第一电压vp1被供应到第三节点d3，因此，正电压也可以被施加到第四节点d4和输出节点d_out。当第四节点d4的电压增大时，第三nmos晶体管n3可以导通。第四nmos晶体管n4因为高的第一使能信号en_1而导通，并且第五nmos晶体管n5因为低的第二使能信号en_2而截止。因此，第五节点d5可以联接到与接地端子联接的第六节点d6。另外，具有作为正电压的第二电压vp2的第二内部电压inbn被施加到第一nmos晶体管n1，因此，可以形成经过第四节点d4至第六节点d6的电流路径。

在第二放大器1130中，第四pmos晶体管p4可以根据为低的第二使能信号en_2而导通。当第九节点d9被初始化为低电平时，第六pmos晶体管p6导通，因此，第八节点d8可以与第七节点d7联接。作为正电压的第一电压vp1被施加到第七节点d7，因此，正电压也可以被施加到第八节点d8。第五pmos晶体管p5可以根据为高的第一使能信号en_1而截止。第七pmos晶体管p7可以根据具有第二电压vp2的第一内部电压inbp而轻微导通，因此，第八节点d8和第九节点d9可以彼此联接。因此，当第九节点d9的电压增大时，第六nmos晶体管n6和第七nmos晶体管n7导通。第九nmos晶体管n9根据为高的第一使能信号en_1而导通，因此，可以通过第十节点d10和第十一节点d11在输出节点d_out和接地端子之间形成电流路径。

当输入数据data_in摆动到高电平时，第一放大器1120中的第二nmos晶体管n2导通。因此，可以形成经过输出节点d_out、第五节点d5和第六节点d6的电流路径，使得输出低电平的数据。在第二放大器1130中，第八pmos晶体管p8截止，输出节点d_out与接地端子联接。因此，可以通过输出节点d_out输出低电平的数据。也就是说，可以在第一放大器1120和第二放大器1130中输出完全摆动到低电平的输出数据。

当输入数据data_in摆动到低电平时，在第一放大器1120中，第二nmos晶体管n2截止，并且第一电压vp1通过第三pmos晶体管p3传输到输出节点d_out。因此，可以输出高电平的数据。在第二放大器1130中，第八pmos晶体管p8导通，因此，可以形成经过第八节点d8、输出节点d_out以及第十节点d10和第十一节点d11的电流路径，使得第八节点d8的电压减小。因此，第八节点d8和第九节点d9通过第七pmos晶体管p7彼此联接，因此，第九节点d9的电压可以减小。因此，第六pmos晶体管p6导通，因此第一电压vp1被传输到输出节点d_out，使得可以输出完全摆动到高电平的输出数据。

图5是例示根据本公开的实施方式的第二模式下的图3的数据传输电路1100的驱动方法的图。

参照图5，在第二模式下，第一使能信号en_1被停用，而第二使能信号en_2被启用。如同图4中一样，在图5中，当执行第二模式时，虚线所指示的晶体管可以截止，而实线所指示的晶体管可以根据施加到其栅极的电压而导通或截止。

也就是说，在第二模式下，pmos晶体管和nmos晶体管可以根据启用的第二使能信号en_2和停用的第一使能信号en_2而导通或截止。以下，对此进行详细描述。

在电压选择电路1100中，第一开关sc1和第三开关sc3根据为高的第二使能信号en_2而导通。因此，第一电压vp1可以被作为第一内部电压inbp输出，并且接地电压vss可以被作为第二内部电压inbn输出。

在第一放大器1120中，第一pmos晶体管p1可以根据为低的第一使能信号en_1而导通。因此，第四节点d4可以与被供应第一电压vp1的第三节点d3联接，因此，第三nmos晶体管n3可以导通。由于第四节点d4的电压增大至高电平，因此第二pmos晶体管p2和第三pmos晶体管p3可以截止。因此，在第一放大器1120中，第一电压vp1不被传输到输出节点d_out。因此，在第二模式下，高电平的数据不能通过第一放大器1120输出。第五nmos晶体管n5根据为高的第二使能信号en_2而导通，因此，输出节点d_out可以根据输入数据data_in通过第五节点d5和第六节点d6与接地端子联接。

在第二放大器1130中，第四pmos晶体管p4可以根据为高的第二使能信号en_2而截止，并且第五pmos晶体管p5可以根据为低的第一使能信号en_1而导通。因此，第一电压vp1通过第五pmos晶体管p5被传输到第八节点d8。因此，第八节点d8和输出节点d_out可以根据输入数据data_in而彼此联接或阻止。第八nmos晶体管n8因为高的第二使能信号en_2而导通，因此，第九节点d9可以与接地端子联接。因此，第六nmos晶体管n6和第七nmos晶体管n7截止。特别地，第七nmos晶体管n7截止，因此输出节点d_out不与接地端子联接。如上所述，由于在第二模式下截止的晶体管，导致数据传输电路1100可以用作三态反相器。

当输入数据data_in摆动到高电平时，第一放大器1120中的第二nmos晶体管n2导通，因此，可以形成经过输出节点d_out、第五节点d5和第六节点d6的电流路径，使得输出低电平的数据。在第二放大器1130中，第八pmos晶体管p8和第七pmos晶体管p7二者都截止，因此输出节点d_out的电压不受影响。

当输入数据data_in摆动到低电平时，第一放大器1120中的第二nmos晶体管n2和第三pmos晶体管p3二者都截止，因此输出节点d_out的电压不受影响。在第二放大器1130中，第七nmos晶体管n7截止，第五pmos晶体管p5和第八pmos晶体管p8二者都导通。因此，可以输出高电平数据。

也就是说，在数据的摆幅电平相对宽的第一模式下，第一放大器1120和第二放大器1130二者同时输出高电平数据和低电平数据，因此，可以输出全摆幅数据。另一方面，在数据的摆幅电平相对窄的第二模式下，仅从第一放大器1120输出低电平数据，并且仅从第二放大器1130输出高电平数据。因此，能够降低电流消耗。

因此，可以使用一个数据缓冲器1000来选择性地驱动其中数据的摆幅电平彼此不同的模式。

上述的数据传输电路1100可以用在各种电子系统中。在实施方式中，将描述数据传输电路1100用在用于存储数据的存储系统中的示例。

图6是例示根据本公开的实施方式的包括数据缓冲器(例如，图1的数据缓冲器1000)的存储系统2100的图。

参照图6，电子系统10000可以包括用于存储数据的存储系统2100和用于控制存储系统2100的主机2200。

存储系统2100可以包括用于存储数据的存储装置2110、用于临时存储对于存储系统2100的操作所必需的数据的缓冲存储器2130以及用于在主机2200的控制下控制存储装置2110和缓冲存储器2130的存储控制器2120。

主机2200可以使用诸如通用串行总线(usb)、串行at附件(sata)、高速interchip(hsic)、小型计算机系统接口(scsi)、firewire、外围组件互连(pci)、高速pci(pcie)、非易失性存储接口规范(nvme)、通用闪存存储器(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插存储模块(dimm)、注册dimm(rdimm)和负载减小的dimm(lrdimm)这样的各种通信协议中的至少一种与存储系统2100进行通信。

存储装置2110可以在存储控制器2120的控制下存储数据或者将所存储的数据发送到存储控制器2120。例如，存储装置2110可以在存储控制器2120的控制下在各种模式下输入和输出数据。因此，上述的数据缓冲器1000中的数据传输电路1100可以被包括在存储装置2110中。在一些实施方式中，数据传输电路1100还可以被包括在存储控制器2120或缓冲存储器2130中。

存储控制器2120可以控制存储系统2100的整体操作，并且控制主机2200和存储装置2110之间的数据交换。例如，存储控制器2120可以通过响应于来自主机2200的请求控制存储装置2110来对数据进行编程或读取。另外，存储控制器2120可以存储存储装置2110中包括的主存储块和辅存储块的信息，并且选择存储装置2110以根据为进行编程操作而加载的数据的量对主存储块或辅存储块执行编程操作。另外，存储控制器2120可以将用于控制存储装置2110的系统数据临时地存储在缓冲存储器2130中。

缓冲存储器2130可以用作存储控制器2120的工作存储器、高速缓存存储器或缓冲存储器。缓冲存储器2130可以存储由存储控制器2120执行的代码和命令。另外，缓冲存储器2130可以存储经存储控制器2120处理的数据。另外，存储控制器2120可以从主机2200接收数据和逻辑地址，并且将逻辑地址转换为指示存储装置2110中的数据将被实际存储的区域的物理地址。另外，存储控制器2120可以将创建逻辑地址和物理地址之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器2130中。

在一些实施方式中，缓冲存储器2130可以包括双倍数据速率同步动态随机存取存储器(ddrsdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)等。

存储装置2110可以用闪存存储器来实现，并且通过信道与存储控制器2120通信。

图7是例示根据本公开的实施方式的存储装置(例如，图6的存储装置2110)的焊盘的图。

参照图7，存储装置2110可以被供应电力电压vcc并且与接地端子vss联接。存储装置2110可以通过多个焊盘或端子与图6的存储控制器2120联接。例如，包括在通道中的多条线可以与存储装置2110的焊盘联接。

ce#焊盘是被施加芯片使能信号的焊盘。当存储装置2110处于就绪状态时，ce#焊盘可以用于使所选择的存储装置2110能够进入待命模式。

we#焊盘是被施加写使能信号的焊盘，并且可以在输入数据或命令时使用。

re#焊盘是被施加读使能信号的焊盘，并且可以在输出数据时使用。

ale焊盘是被施加地址锁存使能信号的焊盘，并且可以用于控制将地址加载到存储装置2110中。例如，当高地址锁存使能信号被施加到ale焊盘时，可以将地址加载到存储装置2110中。

cle焊盘是被施加命令锁存使能信号的焊盘，并且可以在命令被加载到存储装置2110中时使用。例如，当在唤醒操作中高命令锁存使能信号被施加到cle焊盘时，存储控制器2120可以将状态检查命令发送到存储装置2110。

wp#焊盘是被施加写保护信号的端子，并且可以用于在意外地执行编程操作或擦除操作时保护存储装置。

可以使用io焊盘来发送命令、地址和数据。例如，八个io焊盘io<1:8>可以被包括在存储装置2110中。

r/b#焊盘可以是响应于状态检查命令而发送从存储装置2110输出的状态信号的焊盘。可以省略r/b#焊盘，在这种情况下，io焊盘可以用作r/b#焊盘。

图8是例示根据本公开的实施方式的存储装置(例如，图7的存储装置2110)的图。

参照图8，存储装置2110可以包括存储数据的存储单元阵列100。存储装置2110可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储单元阵列100中的编程操作、用于输出所存储的数据的读操作和用于擦除所存储的数据的擦除操作。存储装置2110可以包括控制逻辑300，控制逻辑300在图6的存储控制器2120的控制下控制外围电路200。

存储单元阵列100可以包括多个存储块。存储装置2110的操作所必需的各种信息和用户数据可以被存储在存储块中。存储块可以被实现为二维(2d)或三维(3d)结构。近来，存储块已经主要以3d结构实现，以便提高集成度。具有2d结构的存储块可以包括与基板平行布置的存储单元，并且具有三维结构的存储块可以包括与基板垂直层叠的存储单元。

外围电路200可以被配置为在控制逻辑300的控制下执行编程操作、读操作和擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入和输出(输入/输出)电路250和电流感测电路260。

电压生成电路210可以响应于操作信号op_cmd而生成用于编程操作、读操作和擦除操作的各种操作电压vop。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、补偿编程电压、读电压、擦除电压、导通电压等。

行解码器220可以响应于行地址radd而将操作电压vop传送到与从存储单元阵列100的存储块当中所选择的存储块联接的局部线ll。局部线ll可以包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线ll可以包括与存储块联接的诸如源线这样的各种线。

页缓冲器组230可以联接到与存储单元阵列100的存储块联接的位线bl1到bli。页缓冲器组230可以包括与位线bl1至bli联接的多个页缓冲器pb1至pbi。页缓冲器pb1至pbi可以响应于页缓冲控制信号pbsignals而操作。例如，页缓冲器pb1至pbi可以临时存储通过位线bl1至bli接收的数据，或者感测在读或验证操作中位线bl1至bli的电压或电流。页缓冲器pb1至pbi中的每一个可以包括能够临时存储数据的多个锁存器。例如，页缓冲器pb1至pbi中的每一个可以包括至少三个锁存器，以便执行高速缓存读操作。

列解码器240可以响应于列地址cadd而在输入/输出电路250和页缓冲器组230之间进行数据传送。例如，列解码器240可以通过数据线dl与页缓冲器pb1至pbi交换数据，或者通过列线cl与输入/输出电路250交换数据。

输入/输出电路250可以将从外部装置(例如，图6的存储控制器2120)接收的命令cmd和地址add传送到控制逻辑300，或者与列解码器240交换数据data。例如，当从存储控制器2120接收到调试命令、地址和调试信息时，输入/输出电路250可以将调试命令和地址传输到控制逻辑300，并且将调试信息传输到列解码器240。图1至图5的上述数据缓冲器1000可以被包括在输入/输出电路250中。

在读操作或验证操作中，电流感测电路260可以响应于许可位vry_bit<#>而生成参考电流，并且通过将从页缓冲器组230接收到的感测电压vpb与参考电流所产生的参考电压进行比较来输出通过信号pass或失败信号fail。

控制逻辑300可以响应于通过ce#、we#、re#、ale、cle和wp#焊盘接收到的信号而接收命令cmd和地址add。控制逻辑300可以通过响应于命令cmd和地址add而输出操作信号op_cmd、行地址radd、页缓冲器控制信号pbsignals和许可位vry_bit<#>来控制外围电路200。另外，控制逻辑300可以响应于通过信号pass或失败信号fail而确定验证操作是通过还是失败。

图9是例示根据本公开的实施方式的输入/输出电路(例如，图8的输入/输出电路250)的图。

参照图9，输入/输出电路250可以包括数据缓冲器，例如，图1的数据缓冲器1000。

数据缓冲器1000可以包括如上所述的数据传输电路1100和模式切换电路1200。模式切换电路1200可以根据存储装置2110操作的模式来输出第一使能信号en_1或第二使能信号en_2。数据传输电路1100可以通过响应于第一使能信号en_1或第二使能信号en_2而放大通过io接收到的输入数据data_in来输出输出数据data_out。已在图3至图5中描述了数据传输电路1100的配置和操作方法，因此将不再描述。

输入/输出电路250还可以包括延迟缓冲器1300，延迟缓冲器1300用于延迟从数据传输电路1100输出的输出数据data_out。延迟缓冲器1300可以被供应第一电压vp1并且与接地电压端子联接。

图10是例示根据本公开的实施方式的延迟缓冲器(例如，图9的延迟缓冲器1300)的电路图。

参照图10，延迟缓冲器1300可以包括多个反相器1301至1303。例如，反相器1301至1303中的每一个可以被形成为与数据传输电路1100相同的结构，或者用于具有常用的反相器结构。数据传输电路1100可以通过将输入数据data_in反转来输出输出数据data_out。因此，在延迟缓冲器1300中可以包括数目为奇数的反相器1301至1303。例如，当从数据传输电路1100输出的输出数据data_out为高时，反相器1301至1303可以被配置为使得低电平数据被最终传输到列线cl。当从数据传输电路1100输出的输出数据data_out为低时，反相器1301至1303可以被配置为使得高电平数据被最终传输到列线cl。

图11是例示根据本公开的另一个实施方式的存储系统的图，该存储系统包括图6中示出的存储装置2110和存储控制器2120。

参照图11，存储系统30000可以被实现为蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置。

存储系统30000可以包括存储装置2110和能够控制存储装置2110的操作的存储控制器2120。存储控制器2120可以在主机2200的控制下控制存储装置2110的数据访问操作，例如，编程操作、擦除操作、读操作等。

可以在存储控制器2120的控制下通过显示器3200输出在存储装置2110中编程后的数据。

无线电收发器3300可以通过天线ant来发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ant接收到的无线电信号转换成能够由主机2200处理的信号。因此，主机2200可以处理从无线电收发器3300输出的信号并且将处理后的信号发送到存储控制器2120或显示器3200。存储控制器2120可以将经主机2200处理的信号发送到存储装置2110。另外，无线电收发器3300可以将从主机2200输出的信号转换成无线电信号，并且通过天线ant将转换后的无线电信号输出到外部装置。输入装置3400能够输入用于控制主机2200的操作的控制信号或将由主机2200处理的数据，并且可以被实现为诸如触摸板或计算机支架、键区或键盘这样的指点装置。主机2200可以控制显示器3200的操作，使得从存储控制器2120输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可以通过显示器3200输出。

图12是例示根据本公开的另一个实施方式的存储系统的图，例如，该存储系统包括图6中示出的存储装置2110和存储控制器2120。

参照图12，存储系统40000可以被实现为个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。

存储系统40000可以包括存储装置2110和能够控制存储装置2110的数据处理操作的存储控制器2120。

主机2200可以根据通过输入装置4200输入的数据通过显示器4300来输出存储在存储装置2110中的数据。例如，输入装置4200可以被实现为诸如触摸焊盘或计算机鼠标、键区或键盘这样的指点装置。

主机2200可以控制存储系统40000的整体操作，并且控制存储控制器2120的操作。

图13是例示根据本公开的另一个实施方式的存储系统的图，例如，该存储系统包括图6中示出的存储装置2110和存储控制器2120。

参照图13，存储系统50000可以被实现为图像处理装置，例如，数码相机、附接有数码相机的移动终端、附接有数码相机的智能电话或附接有数码相机的平板pc。

存储系统50000可以包括存储装置2110和能够控制存储装置2110的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器2120。

存储系统50000的图像传感器5200可以将光学图像转换成数字信号，并且转换后的数字信号可以被传输到主机2200或存储控制器2120。在主机2200的控制下，转换后的数字信号可以通过显示器5300输出，或者通过存储控制器2120存储在存储装置2110中。另外，存储装置2110中存储的数据可以在主机2200的控制下通过显示器5300输出。

图14是例示根据本公开的另一个实施方式的存储系统的图，例如，该存储系统包括图6中示出的存储装置2110和存储控制器2120。

参照图14，存储系统可以包括主机2200和存储卡70000。

可以用智能卡实现存储卡70000。存储卡70000可以包括存储装置2110、存储控制器2120和卡接口7100。

存储控制器2120可以控制存储装置2110和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但是本公开不限于此。另外，卡接口7100可以根据主机2200的协议用接口进行主机2200和存储控制器2120之间的数据交换。在一些实施方式中，卡接口7100可以支持通用串行总线(usb)协议和芯片间(ic)usb协议。卡接口7100可以意指能够支持供主机2200使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。

根据本公开的实施方式，可以使用一个数据缓冲器基于具有不同摆幅电平的数据来切换模式。因此，可以在不增加数据缓冲器的数目的情况下传输具有不同摆幅电平的数据。

本文中已经公开了各种实施方式，并且虽然采用了特定术语，但是使用这些术语并且将只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，正如自提交本申请起，对于本领域普通技术人员而言将清楚的是，结合特定实施方式描述的特征、特性和/或元件可以被单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外特别指示。因此，本领域技术人员应该理解的是，可在不脱离所附的权利要求所阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。

相关申请的交叉引用

本申请要求于2018年3月2日提交的韩国专利申请no.10-2018-0025366的优先权，该韩国专利申请的全部内容以引用方式并入本文中。