专利名称：高密度存储器结构的制作方法
技术领域：
本发明涉及半导体集成电路的制造。本发明虽然以动态随机存取存储器(DRAM)装置的存储单元构造作为举例说明，然而，可以理解本发明具有更广泛的适用性。举例而言，本发明可应用于其他半导体装置的制造，诸如特殊应用集成电路(ASICs)、微处理器(MICROs)、其他存储装置等。
在DRAM装置的制造方面，各DRAM存储单元的存储容量(storage capacity)一直存在着问题，在DRAM存储单元中，存储容量是指可存储于一下电容器电极与一上电容器电极间的介电材料中的最大电荷量。此存储容量与所述电容电极间的介电体表面积成比例。因此，较大的电容器表面积对应于较大的存储容量。
用于256Kbit DRAM的低密度DRAM存储单元是使用大约与三极管闸极相同的水平空间平面中所构造的平面电容器结构设计。这种电容器结构是形成以覆盖在三极管闸极与场氧化隔离区域间所限空间区域内的三极管源/汲极区域上。这种平面电容器结构可有效地提供足够的存储容量给低密度DRAM存储单元。然而，当DRAM存储单元的尺寸因较高密度的装置而变小时，在较小存储单元尺寸内构成足够存储容量的电容器构造的设计变得困难。
用以增加这种较高密度DRAM存储单元的存储器存储容量的一种技术为堆叠式电容器。该堆叠式电容器使其电容器构造在该场效三极管闸极的“上方”，而不在与该闸极相同的平面中。因此，该堆叠式电容器可通过将电容器形成在该场效三极管闸极的上方而增加其电容器表面积。然而，这种电容器因制造困难而受到限制。事实上，该堆叠式电容器构造使DRAM存储单元具有极其复杂的凹凸形状(topography)。这种极为复杂的凹凸形状造成制造技术上的困难，从而导致较长的交货时间、较低的装置产率，以及较高的装置成本。
另一种已知的增加高密度DRAM存储单元存储器存储容量的技术为沟式电容器(trench capacitor)。该沟式电容器的构造为形成在该DRAM存储单元阱区中的凹陷区域或“沟道”内。该沟道确定有经选择的宽度与深度。该沟道还包含一沟道侧壁，由此来确定下电容器电极。覆盖在该沟道侧壁上的是该电容器介电层。覆盖在该电容器介电层上的导电填充材料确定出该上电容器电极。随着电容器表面积的增大可得渐增的电容器存储容量。
较大的电容器表面与空间上较深或较宽的沟道设计有关。该沟道宽度因每一存储单元的基板表面积有限而基本上无法增大。于是，必须通过加深沟道来增大表面积。然而，较深的沟道往往因其高纵横比而不易准确地制作。另一方面的限制是因与此沟道设计相关的较大接面面积而可能存在“软误差”的问题。再一方面的限制为制造下电容电极时的侧壁掺杂会影响电容器介电层的品质。
由上述可知，目前需要一种易于制造、节省成本且可靠的高密度存储单元构造。
本发明提供一种制造DRAM集成电路装置的电容器的方法及结构。此改进方法制造的电容器不需形成较深的沟道即可具备较大的表面积。
在一特殊实施例中，本发明提供一种动态随机存取存储器(DRAM)集成电路。此DRAM集成电路具有一包含凹陷区域的半导体基板。该凹陷区域具有自底面延伸的垂直边侧。一包含有源/汲极区域的场效三极管位于该凹陷区域处并与之相邻。该DRAM集成电路还包含一覆盖在该凹陷区域上的绝缘层。另外提供一覆盖在该绝缘层上、位于部分场效三极管上方的下电容器板。该下电容器板与源极/漏极区域相连接。该DRAM集成电路还包含一覆盖在该下电容器板上的电容器介电体，以及一覆盖在该介电层的上电容器板。所述下电容器板、电容器介电体及上电容器板确定定出该电容器构造。
在另一实施例中，提供一种形成动态随机存取存储器集成电路元件的电容器的方法，该方法包括提供一半导体基板，在该基板中形成一凹陷区域。此凹陷区域具有自一底面延伸的垂直边侧。该方法亦包括一经确定以覆盖在该凹陷区域上的绝缘层。所提供的又一步骤为形成一邻接于该凹陷区域的源/汲极区域。该方法包括形成一覆盖在该绝缘层上、位于一部分场效三极管上的下电器容板。该下电容器板与该源/汲极区域相连接。该方法还包括形成一覆盖在该下电容器板上的电容器介电体，以及形成一覆盖在该介电层上的上电容器板。所述下电容器板、电容器介电体及上电容器板确定出该电容器构造。
本发明的又一实施例中包含一动态随机存取存储器集成电路的位线构造。位线构造具有一包含凹陷区域的半导体基板。该凹陷区域具有自一底面延伸的垂直边侧。一场效应三极管经确定以邻接于该凹陷区域。一绝缘层覆盖在该凹陷区域上，而一导体则确定于该凹陷区域内。此导体连接至该源/汲极区域，并确定出一位线。
另一本发明实施例包含一动态随机存取存储器集成电路中形成一位线构造的方法。此方法包括提供一半导体基板、以及于该半导体基板中形成一凹陷区域。此凹陷区域具有自底面延伸的垂直边侧。该方法还包括形成一经确定以覆盖在该凹陷区域上的绝缘层，以及形成一邻接于该凹陷区域的场效应三极管的步骤。一导体被确定于该凹陷区域内。此导体连接至该源/汲极区域，并确定出一位线。
参照后文详细说明及附图后，应可更明了本发明的特性及优点。
图1为根据本发明DRAM集成电路元件的简单断面图。
图2为图1的DARM位线构造的简略断面图；图3为图2位线构造的另一断面图；图4为图1的DRAM的简略顶视图；及图5～14为用来说明根据本发明的DRAM集成电路元件的简略制造方法。
特定实施例说明I.动态随机存取存储器装置构造图1为本发明DRAM集成电路装置10的简略断面图。本装置仅为说明本发明的示例，不应将权利要求的范围限定于此。一般而言，该DRAM装置10包含多个存储单元区域12、一覆盖介电层14、一顶金属化层(top metallization layer)16、一钝化层17及其他元件。该存储单元区域可使用已知的CMOS处理技术等来制作。
各存储单元区域12都确定于一P型阱区域22内，一场效三极管18确定于此P型阱区域22内。该场效三极管为一N型通道金属氧化物半导体(MOS)装置，其包含一闸极电极54。该闸极电极54(称为字线；word line)，覆盖于一薄闸极介电层52上。侧壁(sidewall)56确定为邻接于闸极54侧。覆盖在该闸极54上的是一盖氧化层(cap oxide layer)58。一中间层介电体(inter-layer dielectric)60形成以覆盖在该盖氧化物层58上，还覆盖在部分的源/汲极区域38，46上。每一源/汲极区域均包含一N-型LDD区域42，48及一N+型源/极区域40，50。如图所示，N+型源/汲极区域40连接至一沟道电容器(trench capacitor)20，确定于该P型阱区域22内。
此沟道电容器可作为一种存储装置使用，用以存储位于下电容器板26与上电容器板28间的电容介电体30中的电荷，此电容介电体可为任何适合的绝缘材料，诸如二氧化硅、氮化硅等。该电容介电体较佳为一包含二氧化硅、氮化硅及二氧化硅的夹层，其为已知的氧化物-氮化物-氧化物(ox-ide-on-nitride-on-oxide；ONO)。当然，根据其适用性也可使用其他介电材料的组合。
该下电容器板26确定在该场效三极管18上方，并覆盖在一绝缘层24上，覆盖沟道底部32及边侧34。此绝缘层的厚度经选择而足以使该P型阱区域与下电容器板26隔离。高品质的二氧化硅材料可作此绝缘层以达绝缘目的。然而，该绝缘层自该沟道边侧34的上的部分36除去，以提供该下电容器26与该N+型源/汲极区域40间的电性接触。
该下电容器板可为任何适合的导体层。该下电容器板较佳为在形成过程中掺杂(in-situ doped)N型杂质(例如磷等)的多晶硅层。该下电容器板亦可制造包含多重金属层、硅化物层及其组合等的夹层结构。在另一实施例中，该下电容器板利用一具有纹理的或粗糙的多晶硅层制成。此具有纹理的多晶硅层(与平滑的多晶硅层不同)具有小突起，以藉此增加电容器的有效表面积。如图所示，该下电容器板自沟道底部32上的绝缘层延伸，覆盖在沟道边侧34上的绝缘层上，接触该源/汲极区域40，并延伸于该中间层介电体60上方，覆盖在该场效三极管18的上。
该上电容器板28覆盖在该电容器介电体30上。该上电容器板自该沟道绝缘层底部32延伸，并延伸以覆盖该下电容器板的电容介电层上。该上电容器板最好由在形成过程中掺杂N型杂质的多晶硅层所制成。另一个可选择的方案是，该上电容器板亦可制成包含多金属层、硅化物层及其组合等的夹层构造。另一实施例使用一种由具有纹理或粗糙多晶硅层所制成的上电容器板。该具有纹理的多晶硅层(与平滑的复晶硅层不一样)具有小突起，以藉此增加电容器的有效表面积。
如图所示，本发明所涉及的包含下电容器板26、电容介电体30、及上电容器板28的沟道电容器结构，自该沟道底部32延伸，沿其边侧34延伸，且延伸经该场效三极管18上方。因此，可制得基本上比已知电容器构造更长的沟道电容器构造。
本发明所述的沟道电容器被设计成可增加电容而没有已知沟道结构造的缺点；已知沟道结构造往往不易前后一贯地制作在某深度以上。例如，使用0.25μm的设计规则时，沟道深度范围自大约8,000至大约12,000，而以大约10,000为宜。就位线及绝缘区而言，该沟道宽度约为2,500。就电容器而言，该沟道宽度约在4,000范围左右。此沟道构造设有一下电容器板。此电容器板的厚度范围为大约1,000至大约1,400，而以大约1,200为宜。必须注意的是，一部分的下电容器板系确定以覆盖在该场效三极管以及沟道边侧上。
图2是图1中DRAM的位线结构造的简化断面图。本发明的位线结构造仅一说明示例，而不应将本发明的范围限定于此。该断面图200包含P型阱区域22及闸极电极54(或字线)。一位线204形成于具有边侧与底部的沟道201中。所述沟道具有一绝缘层，该绝缘层包含一底绝缘层部分203及一边侧绝缘层部分202，覆盖其周围。该绝缘层用以隔离位线与P型阱区域22。如图所示，该位线以垂直于该字线54的方式形成，且用来连接于邻近该位线的每一三极管源/汲极区域。
具体而言，该位线连接于该场效三极管18的源/汲极区域46。所述连接透过该边侧绝缘层部分202中的接点开口207而形成。换言之，一部分的边侧绝缘层在位线形成前除去，并形成一用于使该源/汲极区域46与该位线204接触的接点开口。如使用0.25μm设计规则(design rule)，则该接点开口宽度在大约2000至大约2800的范围，而以大约2200为宜。这种接点开口的深度系在大约2200至2800的范围，而以大约2500为宜。
该位线由一导体材料所制成，较优选为一在形成过程中掺杂N型杂质(例如磷等)的多晶硅层。另外，该位线亦可借沉积多晶硅层及由POCl3的扩散以实现重度掺杂或藉退火以使离子布植而形成。该位线受该沟道宽度及沟道深度所限制。对应于该沟道深度为该位线厚度，其具有大约1000的顶部绝缘部分及约5000的底部绝缘部分。当然，该位线更可由不同尺寸的其他材料(诸如Polycide或多种材料的组合)而制成。
覆盖在该位线上的是一顶部绝缘层部分205。该顶部绝缘部分205用以隔离该位线，使其避免覆盖在诸如闸极电极等装置元件上。包含该顶部绝缘层部分205、边侧绝缘层部分202及底部绝缘层部分203的绝缘层部分，用于确定以环绕在该位线的周围，并用以大致上使该位线与被确定以环绕该沟道周围的P型阱区域及其他装置元件隔离。如图所示，该顶部绝缘层205连接于该边侧绝缘层部分202，而该边侧绝缘层部分202则连接于底绝缘层部分203。
图3是图2位线构造的另一断面图300。断面图用以举例说明该位线204经由接点开口207，与该源/汲极区域46间的连接。如图所示，该接点开口207使该位线204可连接至N+型源/汲极区域50。此N+型源/汲极区域提供比邻接的N-型LDD区域更低的电阻，因此，有助于电荷的传送，其中该电荷是代表由存储单元的源/汲极区域46发至该位线204的信号。该位线204与源/汲极区域46间的连接发生在此N+型源/汲极区域50处。
与该接点开口207相邻接的是该顶部绝缘层部分205及边侧绝缘层部分202A。该顶部绝缘层部分205及边侧绝缘层部份202A，分别连接在彼此的边侧绝缘层部分202及底部绝缘层部分。此种绝缘层部分的组合使位线204与邻接装置件隔离，但使该位线204与该三极管的源/汲极区域46相连接。每一DRAM存储单元均具有此种位线连接方式。
图4是本发明的DRAM集成电路构造的简化顶视图400。此顶视图仅是一说明示例，而不应将本发明限定于此。该顶视图显示一具有Y方向及X方向的矩阵。闸极电极54在X方向上延伸，确定以覆盖在P型阱区域26上。经纵向确定于Y方向上的每一下电容器电极26，形成在该闸极电极54上方。多个位线204在Y方向上的闸极54下方沿电极延伸，且垂直于该闸极电极54。每一位线均包含多个接点207，使该位线连接至该场效三极管的个别源/汲极区域。
II.动态随机存取存储器制造技术将本发明的全部制造方法概述如下。
(1)提供一半导体基板；(2)光掩模1在该半导体基板内形成P型阱；(3)光掩模2在该半导体基板内形成N型阱；(4)形成一包含垫层氧化物(pad oxide)层及氮化硅层的保护层；(5)光掩模3形成活性区(active area)以确定沟道区域；(6)形成沟道区域；(7)形成沟道侧壁及底部氧化层；(8)光掩模4确定位线接点，及除去光刻剂；(9)沉积形成过程中掺杂的多晶硅以填充沟道区域；(10)回蚀形成过程中掺杂的多晶硅，以使形成过程中掺杂的多晶硅保持于沟道内；(11)光掩模5确定非位线内道区域，并除去非位线沟道区域中的形成过程中掺杂的多晶硅；(12)氧化位线沟道区域内的形成过程中掺杂的多晶硅；(13)光掩模6光掩模P型通道区域及植入通道停止区域(channel stop region)直到该沟道底部；
(14)沉积硼磷硅酸盐玻璃(BPSG)以填满该非位线沟道区域中的沟道区域；(15)从该活性区除去该保护层；(16)进行全面性临界植入(blanket threshold implant)；(17)光掩模7屏蔽N型阱区域，并植入P型杂质于该存储单元区域(或P型阱区域)中以调节临界电压；(18)形成闸极氧化物层；(19)形成掺杂的闸极多晶硅层或Polycide(或Poly-1)；(20)光掩模8确定闸极多晶硅层以形成闸极电极；(21)光掩模9确定N型轻度掺杂汲极(LDD)区域并植入N型杂质；(22)光掩模10确定P型LDD区域并植入P型杂质；(23)在多晶硅闸极电极的边侧上形成侧壁隔片(side-wall spacer)；(24)光掩模11确定N+型源/汲极区域并植入N+型杂质；(25)光掩模12确定P+型源/汲极区域并植入P+型杂质；(26)光掩模13以光刻剂覆盖位线区域及字线区域，确定电容器区域；(27)除去沟道电容器区域中BPSG，并除去光刻剂；(28)沉积中间多晶硅氧化物层；(29)光掩模14确定电容器单元接点区域并蚀刻；(30)沉积poly-2层并掺杂；
(31)光掩模15确定poly-2层，以形成一下电容器电极；(32)形成单元电容器介电体；(33)沉积poly-3层并掺杂(或在形成期间使掺杂的poly-3的沉积)；(34)光掩模16确定poly-3层，以形成一上电容器电极；(35)沉积BPSG/NSG(无掺杂硅酸盐玻璃)，并流整(flow)；(36)光掩模17确定BPSG/NSG层中的接点图样；(37)溅射第一金属层；(38)光掩模18确定第一金属层；(39)沉积中间金属氧化物(inter-metal oxide)；(40)光掩模19确定通道(via)图样；(41)溅射第二金属层；(42)光掩模20确定第二金属层；(43)沉种钝化层及聚酰亚胺涂层；(44)光掩模21确定打线区(pad region)及熔丝(fuse)开口区域；(45)聚酰亚胺熟化(cure)；(46)蚀刻钝化层以确定打线区；及(47)烧结。
这些步骤提供一具有一浅沟道及堆叠电容器板的改良电容器。每一电容器板均确定在该沟道中、以及在该场效三极管的闸极电极部分上方。因此，形成一较大的电容表面积，从而可改善存储容量。本发明还提供确定于该沟道中的位线结构。该位线结构在未使用已知技术的复杂构形下，连接于各源/汲极区域。这些步骤也纯为说明而示例，因而本发明范围不应受限于此。以下，参照
本方法。
图5～14显示本发明DRAM集成电路装置的简略制造方法。本方法纯为说明而示例，因而本发明的范围不应受限于此，该方法从提供一半导体基板11开始，如图5所示。该基板可为任何适于制造本发明集成电路装置用的晶片。举例而言，由该晶片用于进行DRAM存储装置的互补金属氧化物半导体(CMOS)装置的制造技术。但依其特殊应用性而可使用其他制造技术。
一光刻光掩模经确定以覆盖在该半导体基板的上表面上，以形成P型阱区域22。该P型阱区域22是藉由植入含有P型材料的杂质至该基板中而形成的。P型杂质包括硼等。该光刻光掩模利用已知技术除去。接着，N型通道装置可形成于P型阱区域中。
N型阱亦可确定于该半导体基板内。具体地说，一光刻光掩模形成以覆盖在该半导体基板的P型阱区域上。利用一植入步骤形成该半导体基板内的该N型阱区域。N型杂质包括如磷、砷等材料。该光刻光掩模利用已知技术除去。接着，P型通道装置可形成于N型阱区域中。
介电层组合501，被确定以覆盖在该基板上，以形成一保护层，如图5所示。即，将该保护层当做一光掩模层使用。此保护层包含一垫层氧化物层503及一覆盖在上方的氮化硅层505。该垫层氧化物层厚度为200至300。该氮化硅层为1200～1800厚。该氮化硅层505亦可自由包含另一覆盖在上方的二氧化硅层(未示出)。这些层经规划以确定多个沟道区域，包括一电容器沟道20及一位线沟道201，如图6所示。
该电容器沟道20及位线沟道201的形成是以一干蚀刻技术形成。干蚀刻技术的一实例可包括反应性离子蚀刻(re-active ion etching)、等离子蚀刻(plasma etching)等。较已知的电容器深沟而言，该沟道最好更浅，因而较易前后一贯地制造。如使用0.25μm设计规则，则该电容器沟道深度范围从约0.8至约1.20.25μm间，而以大约1.0μm为宜。该沟道同时具有0.4μm的宽度。如使用同一设计规则，则该位线沟道深度可与该电容器沟道相当，在约0.8至约1.2μm的范围间，而以大约以1.0μm为宜。此沟道同时具有0.25μm的宽度。当然，各沟道的深度与宽度依其应用而定。
一介电隔离材料层是确定于每一包含电容器沟道20与位线沟道201的沟道中，如图7所示。尤其，该电容器沟道20包含一覆盖在该沟道底部32及沟道边侧34上的介电层24。该位线沟道201具有分别覆盖在该沟道边侧及底部上的边侧介电层部分202及底部介电层部分203。该沟道较佳径硅的热氧化而为一氧化层所覆盖。此氧化层具有一足以将其覆盖构造与基板及其他装置元件隔离的厚度。该氧化层较佳具有一自约400至约600范围的厚度，而以大约500为宜。该沟道亦可藉化学气相沉积法(CVD)或其他适合的技术而沉积涂布上一氧化物层或多重介电层。当然，该介电层材料及其厚度依其应用性而定。
形成于该等位线沟道中的介电层中位线接点是利用光掩模及蚀刻技术而加以确定。该位线接点是确定为覆盖在该沟道边侧上的介电层中的接点开口207。在使用一氧化物介电层的实施例方面，该接点开口藉由以光刻剂涂覆包含沟道的基板上表面而制得。在涂覆后进行规划光刻图案以形成覆盖在该等接点的外露区域，以及湿蚀刻该外露区域以形成该位线接点开口的步骤。每一位线接点开口为0.25μm宽及3000深。然后，使用已知技术除去该光刻层。在稍后处理步骤期间，该接点开口提供一通道(via)构造，以将该位线连接至每一场效三极管的源/汲极区域。
接着，使用形成过程中掺杂的多晶硅填充层801填充该沟道，如图8所示。使该在形成过程中掺杂的多晶硅层进行重度掺杂，以提供一特定的导电系数。此掺杂较佳为例如使用磷的N型掺杂，且在约2×1020至约6×1020原子/cm3的浓度范围内，而以4×1020原子/cm3为宜。在该位线沟道中，该掺杂多晶硅层填满该接点开口并覆盖在该基板表面上而形成。此基板表面将形成该场效三极管的源/汲极区域。
形成过程中掺杂的多晶硅层上方部分是借一蚀刻步骤除去的。此蚀刻步骤也除去一些在形成过程中掺杂的沟道中多晶硅层。该多晶硅的顶面较佳距该硅基板的顶面大约1000。此蚀刻步骤的实例包括高离子蚀刻、反应性离子蚀刻等。
将在形成过程中掺杂的多晶硅从这些非位线沟道区域除去。亦即，将形成过程中掺杂的多晶硅在该电容器沟道，而非该位线沟道，除去。在一实施例中，此掺杂的多晶硅的移除，是藉由以光刻剂涂覆该基板的顶面，再使覆盖在该电容器沟道上的区域外露而发生。接着以一蚀刻步骤将该掺杂的多晶硅由此等电容器沟道中除去。
当除去形成过程中掺杂的多晶硅时，每一电容器沟道则变空，而绝缘层仍存在。该电容器沟道利用一填料材料填充。此填料材料应易于使用、具有良好的屏蔽特性，并可于稍后的处理步骤期间可选择性地被除去。在一实施例中，利用BPSG 901填充此沟道，如图9所示。当然，视其应用性，也可使用其他材料。
该位无线沟道中的在形成过程中掺杂的多晶硅上方部分205，是借热处理而氧化，如图9所示。此多晶硅层暴露于高温及一氧化化合物，例如氧，水等。该形成过程中掺杂层的热处理使多晶硅转化成一具有绝缘性质的二氧化硅层。该二氧化硅层具有大约400至约600范围间的厚度，而以大约500为宜。该厚度必须足以使该位线与覆盖在上方的装置元件隔离。当然，也可使用其他技术(例如CVD等)来形成该二氧化硅层。
然后，在该基板中形成通道停止区域。在一实施例中，进行P型通道区域的光掩模步骤及通道停止区域的布植步骤。该植入步骤较佳发生至一对应于该沟道底部的深度。该通道停止布植是使用例如磷等的N型布植。
将该保护层从该活性区域中除去，如图9中所示。该保护层包含二氧化硅及氮化硅。可使用干蚀刻技术或湿蚀刻，例如磷酸等，将该氮化硅层除去。覆盖在该基板上的二氧化硅必须选择性地除去，以避免伤害到该基板。在一实施例中，使用氢氟酸溶液等来选择性地除去该二氧化硅。当然，视其应用性，可使用其它技术。
将该CMOS过程典型的N型通道MOS装置及P型通道PMOS装置，分别形成至该P型阱区域及N型阱区域上。DRAM存储单元是确定在该阱区域中。该装置的制造利用下述步骤进行。
接着对该基板的整个表面进行临界布植(threshold im-plant)。此布植是经进行以全面性地将N型杂质同时覆盖在P型及N型阱区域上。在一实施例中，该N型杂质包含磷、砷等。
一光刻光掩模是确定以覆盖在N型阱区域上以便植入P型杂质，例如硼。此P型植入步骤，是用来设定每一存储单元中N型通道装置的临界电压。该布植是视闸极氧化物层的厚度而定。另外，亦可于N型杂质的前，先行植入P型杂质。
一闸极氧化物层52形成以覆盖在该P型阱区域的顶面，如图10所示。该闸极氧化物层是一高品质的氧化物，且薄至足以提升该装置的有效切换。这种闸极氧化物层的厚度典型上在大约90A至约100的范围间，而以大约100为宜。
一覆盖在该氧化物层上的多晶硅层是利用一沉积步骤而形成。该多晶硅层或Polycide(在多晶硅上的WSix)的厚度范围在大约2500至大约3500间，而以大约3000为宜。同时，该多晶硅层一般以大约4×1020至6×1020原子/cm3(较佳为5×1020原子/cm3)浓度的N型杂质掺杂。一植入及退火步骤用以提供N型杂质于该复晶硅中。另外，亦可使N型杂质在多晶硅层形成时同时扩散或形成，以减少处理步骤。就Polycide闸极的实施例而言，可使用并掺杂1500A左右的较薄多晶硅，再沉积大约1000的Wsix。
规划该复晶硅层或Polycide的图案是用以确定该多晶硅闸极54，如图10所示。这些称做字线的闸极电极经常藉任何适当的一系列光学显影步骤(包括上光掩模、显像、蚀刻等)而形成。各闸极电极包含具有基本上垂直外观的边缘，但也可具有基本上非垂直的外观。该各闸极电极的确切几何形状系依其应用性而定。
一全面性的布植步骤利用各闸极电极作为一光掩模，将N型杂质引入一部分阱中，以确定这种P型阱中11的N-型LDD区域42，48。该N型杂质的剂量范围在大约1×1013至5×1013原子/cm2间，而以大约3×1013原子/cm2为宜。进行植入的角度范围从与通道方向正交线起算大于0°(较佳约30°)至大约45°间。另一可选择的是，屏蔽N型阱区域，并对P型阱区域将作N型植入，以确定N型LDD区域。此系列步骤用以确定记忆单元中的N型LDD区域。
接着，屏蔽P型阱区域，并将P型杂质导入N型阱区域中。这种植入用以确定该N型阱区域中的P-型LDD区域，P-型LDD区域包含大约1×1013至5×1013原子/cm2范围的剂量，而以大约3×1013原子/cm2为宜。视其应用性，该P-型LDD区域可使用具有角度的布植(angleimplant)。
侧壁隔片56是确定在各多晶硅闸极54的边缘上。这些侧壁隔片56一般通过沉积一介电材料层、使该层细密化、及除去该层水平表面等步骤而形成。此层由一诸如二氧化硅、氮化硅、其组合等材料所制成。该使介电材料层细密化的步骤，是用以封住该补晶硅闸极54，以与覆盖在其上的各层(例如二氧化硅、氮化硅、其组合等的介电材料)隔离。于该细密化介电层上所进行的非等向蚀刻，系用以除去形成侧壁隔片的此层水平表面。该非等向蚀刻步骤除去介电材料的水平表面，而留下该侧壁隔片。该非等向蚀刻步骤包含诸如反应性离子蚀刻、等离子蚀刻等技术。
各MOS装置的源/汲极区域是借上光掩模及布植步骤而确定。具体地位一光阻光掩模保护确定P型通道装置的区域，而使源/汲极区域外露，以为该N型通道装置所用。将N+型杂质植入这些外露区域以确定该N+型源/汲极区域40，50，如图10所示。这些杂质包含磷等。该N+型杂质的剂量范围系在大约3×1015原子/cm2至大约5×1015原子/cm2间，而以大约4×1015原子/cm2为宜。进行植入的角度范围是从与通道方向正交线起算约0°至约7°间，而以大约0度为宜。该光阻光掩模利用习知技术除去。
接着，以另一光阻光掩模保护该N型通道装置，并使该源/汲极区域外露，以被该P型通道装置所用。把P+型杂质的剂量范围在大约3×1015至5×1015原子/cm2的间，而以大约4×1015原子/cm2为宜。然后，使用已知技术除去该光阻光掩模。
然后，在该基板顶面上光掩模以确定该等沟道电容器区域上方的开口。即，以一光阻光掩模覆盖该位线及字线。将该BPSG 901从该等沟道电容器区域中除去。在一实施例中，以使用氢氟酸湿蚀刻步骤选择性地将BPSG层由该沟道中除去，而留下该等绝缘区域24。另外，亦可使用干蚀刻技术以可选择性地将BPSG层由该沟道中除去。然后，使用已知技术除去该光阻光掩模。
一覆盖在该闸极电极54上中间层介电体60是以一CVD方法形成，如图11所示。此中间层介电体可为一包含TEOS等的适合材料。该如二氧化硅等的中间层介电体是以一诸如APCVD、PECVD、LPCVD等的技术而沉积。当然，所使用技术依其应用性而定。
接着进行的步骤为，提供一覆盖在该包含电容器沟道的基板顶面区域上的光阻光掩模，以形成覆盖在存储单元接点区域或开口，由蚀刻技术来确定，如图11所示。蚀刻技术的实例包括等离子蚀刻、反应性离子蚀刻等。另外，亦可使用选用诸如氢氟酸作为选择性蚀刻剂的湿蚀刻技术。如图所示，各开口供作将下电容器电极连接至该场效三极管源/汲极区域的用。该开口比该基板表面还低大约2000。该外露源/汲极区域的顶部在下一步骤前基本上不会氧化用。可使用一稀酸浸渍或或干蚀刻技术来清洁该源/汲极区域。
下一步骤是沉积一覆盖在该隔离区域及该源/汲极区域的外露部分36上的下电容器电极层。该下电容器层亦提供在该中间层介电体60的顶部1201上，藉以进一步增加电容器单元的表面积。此增加的表面积提供了电容的增加。该下电容器层较佳由经杂质重度掺杂以降低电阻的多晶硅所制。该杂质的引入，视其适用性而选用多重角度布植技术或在形成期间掺杂。在一实施例中，该等杂质为N型，例如，磷等。
上光掩模及蚀刻步骤将下电容器层确定一下电容器电极板26内，如图12所示。此下电容器电极板26系透过该接点开口36连接至该场效三极管源/汲极区域38。然后，利用已知技术除去该光刻层。在制造一上介电体前，利用干蚀刻技术来清洁该下电容器层。
一电容器介电层28形成以覆盖在该下电容器板上。此电容器介电层用以存储该下电容器板及一上电容器板间的电荷。在一实施例中，该电容器介电层为一高品质氮化物/氧化物复合层。在一较佳实施例中，该电容器介电层包含一覆盖在该下电容器板上的二氧化硅层、一覆盖在该二氧化硅层上的氮化硅层、及另一覆盖在该氮化物层的二氧化硅层。此组合层提供高存储容量的特性并易于制作。
完成该电容器构造的后，一上电容器层沉积以覆盖在该电容器介电层上。该上电容器层可为一经重度掺杂以降低电阻的多晶硅层。该多晶硅层可视其适用性而选用多重角度布植技术或于形成期间掺杂。上光掩模及蚀刻步骤将该上电容器层确定于一上电容器板，如图13所示。由该下电容器板，该电容器介电层及该上电容器板确定出该电容器构造。如图所示，一部分的电容器构造位于该场效三极管及该沟道上方以增加电容器表面积，藉以提供较大电容。
BPSG/NSG的厚层14沉积以覆盖在整个基板顶面上。BPSG/NSG组合层以典型CVD技术沉积而成。该等BPSG/NSG层将该下方装置构造与上方的喷镀金属(metallization)隔离。使用一退火步骤以流整该BPSG/NSG层。该层表面罩以光阻从而确定出接点开口。利用一蚀刻方法而形成该接点开口。然后，利用已知技术除去该光阻。
一第一金属层形成以覆盖在这些层上，并形成于该等接点开口中以便电连接。利用上光掩模及蚀刻的步骤规划该第一金属层16的图案，如图14所示。一中间金属氧化物层17沉积以覆盖在该图案形成的第一金属层16上。此中间金属氧化物层以典型的CVD技术沉积。
利用已知光阻及蚀刻技术将一通道图案(via pattern)确定于该中间金属氧化物层中。此通道图案具有供第一金属层与第二金属层间电接触的开口。将此第二金属层喷镀以覆在该中间金属氧化物上，并喷镀于该等通道中。一规划图案的步骤确定出该第二金属层。
其余的制造步骤包括一含氮化硅层及二氧化硅层的钝化的沉积。规划该钝化层的图案以形成接合打线(bondingpad)区开口与熔丝(fuse)开口。该开口是藉蚀刻技术而制成。然后用聚酰亚胺覆盖在整个表面。最后再用一上光掩模及蚀刻步骤规划该被覆盖的表面的图案。图案形成后，熟化该被覆表面。进一步的步骤包含晶图排序、装配、测试等。
以上的说明虽是特定实施例的整个详细说明，也可适用各种修饰、变形构造及等效手段。如，上述说明虽是以DRAM的构造为说明的根据，亦可以用SRAM等来实现本发明。
因此，不应将上述说明及实施例当做本发明范围的限定。本发明的范围应由所附范围所确定。
权利要求
1.一种存储器装置，该装置包括一半导体基板，包含一凹陷区域，该凸陷区域具有由一底面延伸的侧边；一场效三极管，该场效三极管包括一邻接于该凹陷区域的源/汲极区域；一绝缘层，覆盖在该凹陷区域上；一下电容器板，覆盖在该绝缘层上，并位于一部分该场效三极管上方，该下电容器板连接至该源/汲源区域；一电容器介电体，覆介该下电容器板上；及一上电容器板，覆盖在该介电层上。
2.如权利要求1的装置，其中该凹陷区域具有约8,000至约12,000的深度范围。
3.如权利要求1的装置，其中该下电容器板具有约1,000至约1,400的厚度范围。
4.如权利要求1的装置，其中该下电容器板具有约1,200的厚度。
5.如权利要求1的装置，其中该下电容器板是一在形成过程中掺杂(in-situ doped)的多晶硅层。
6.如权利要求1的装置，其中该上电容器板是一在形成过程中掺杂(in-situ doped)的多晶硅层。
7.如权利要求1的装置，其中该电容器介电体包括一氧化层。
8.如权利要求1的装置，其中该电容器介电体包括一氧化层和一氮化层。
9.如权利要求1的装置，其中该场效三极管为-MOS三极管。
10.一种形成存储器装置的三极管结构的方法，该方法包括提供一半导体基板；形成一凹陷区域，该凹陷区域具有由一底面延伸的侧边；形成一经确定以覆盖在该凹陷区域上的绝缘层；形成一邻接于该凹陷区域的源/汲极区域；形成一覆盖在该绝缘层上并位于一部分该场效三极管上方的下电容器板，该下电容器板连接至该源/汲极区域；形成一覆盖在该下电容器板上的电容器介电体；及形成一覆盖在该介电层上的上电容器板。
11.如权利要求10的方法，其中该凹陷区域具有约8,000至约12,000的深度范围。
12.如权利要求10的方法，其中该下电容器板具有约1,000至约1,400的厚度范围。
13.如权利要求10的方法，其该下电容器板具有小于约1,200的厚度。
14.如权利要求10的方法，其该下电容器板是一在形成过程中掺杂(in-situ doped)的多晶硅层。
15.如权利要求10的方法，其该上电容器板是一在形成过程中掺杂(in-situ doped)的多晶硅层。
16.如权利要求10的方法，其中该电容器介电体包括一氧化层。
17.如权利要求10的方法，其中该电容器介电体包括一氧化层及一氮化层。
18.如权利要求10的方法，其中该场效三极管系-MOS三极管。
19.一种动态随机存取存储器集成电路，该集成电路元件包括一半导体基板，包含一凹陷区域，该凹陷区域具有由一底面延伸的侧边；一场效三极管，该场效三极管包括一邻接于该凹陷区域的源/汲极区域；一绝缘层，经确定以覆盖在该凹陷区域上；及一导体，确定在该凹陷区域内，该导体连接至该源/汲极区域。
20.一种动态随机存取存储器集成电路元件中形成位线的方法，该方法包括提供一半导体基板；在该半导体基板中形成一凹陷区域，该凹陷区域具有由一底面延伸的侧边；形成一经确定以覆盖在该凹陷区域上的绝缘层；形成一场效三极管，该场效三极管包括一邻接于该凹陷区域的源/汲极区域；及形成一确定于该凹陷区域内的导体，该导体连接至该源/汲极区域。
全文摘要
一动态随机存取存储器(DRAM)集成电路，包含一确定在一半导体基板内的凹陷区域。此凹陷区域具有自一底面延伸的基本上垂直的边侧。一场效三极管经确定以邻接于该凹陷区域。一包含有下电容器板、电容介电体及上电容器板的电容器结构，确定在该凹陷区域中、该场效三极管上方，借此提供较大的电容器表面。
文档编号G11C11/34GK1165381SQ9610512
公开日1997年11月19日 申请日期1996年5月10日 优先权日1996年5月10日
发明者蔡南雄, 陈民良 申请人:台湾茂矽电子股份有限公司