专利名称：高速、低压非易失存储器的制作方法
技术领域：
本发明涉及低压半导体非易失存储器，如可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)和闪烁电可擦可编程只读存储器(flashEEPROM)。
背景技术：
从标准的5伏EPROM(Vcc电压范围为4.5到5.5伏)过渡到低压EPROM(具有未经稳压的Vcc电压范围为2.7到3.6伏)的主要好处是低压EPROM消耗少得多的电能。但在实施这种Vcc电压过渡时会遇到几个问题。
首先，较老的编程机器(如EPROM编程器)被设计成对标准5伏EPROM编程，并且主要由于两个单独的问题，通常与较新的低压EPROM是不兼容的。
第一个问题是EPROM的输出驱动器。速度是低压EPROM主要关心的问题，EPROM的输出驱动器是决定EPROM读取访问时间时的主要元件。为了补偿更低的Vcc值，低压EPROM中装有具有大电流启动能力的大输出驱动器，这种驱动器在给定的Vcc值下提供更快的上升和下降信号响应速率。然而，标准的EPROM编程器通常采用6伏或更高的Vcc值来验证程序指令。这一高Vcc值会在具有大输出驱动器的低压EPROM中产生振铃和信号跳动(bouncing)，甚至损坏EPROM。解决这一问题的一种途径是降低低压EPROM的电流驱动能力，但这会对EPROM的速率产生不利的影响。
在标准的5伏EPROM程序器上使用低压EPROM所面临的第二个问题是编程器算法规则本身。通过将存储单元能够供出的电流量与参考电流比较，EPROM存储器可以决定存储单元的逻辑电平。如果与参考电流相比存储单元供出大的电流，那么就将它归类为擦去，但是，如果与参考电流相比存储单元供出较少的电流，那么就将它归类为编程。当要将擦去的存储单元保持为擦去时，通过EPROM编程器有可能部分地对擦去单元进行编程。这就意味着该单元的阈值电压略微升高，但是仍然足够低，使得当用设置成6伏或更高的Vcc来进行验证时能够供出足够的电流用于EPROM程序器以验证该单元为被擦去。当将同一EPROM设置为在2.7伏至3.6伏的低电压Vcc条件下工作时，已在高Vcc条件下测试为擦去的同一存储单元会不再能够供出读取为擦去的足够的电流而成读取为编程。所以，存储单元可以在高Vcc条件下验证正确的数据，但在低Vcc条件下产生不正确的数据。这两个问题阻碍了低压EPROM的使用，除非用户更换或将老的EPROM程序器修改成与低压EPROM一起工作。
另外，从标准的5伏EPROM过渡到低压EPROM所产生较低耗电的优点通常伴随着EPROM性能的劣化。较低的Vcc电压在转换成位线上的较低存储单元电流的某一单元的字线上产生较低的电压。因为存储器需要更多的时间来决定存储单元是否供出了归类为擦去或编程的足够的电流，所以，较低的存储单元电流接着又意味着较慢的读取次数。这一问题不仅降低了存储器的速率，而且降低了成品率，并且通常也使存储器的性能劣化。
此外，低压EPROM可用电压泵(voltage pump)来将存储器的内部电压升高到用于编程操作的高电压。这些电压泵受振荡器的控制，振荡器规定电荷转移到电压泵的电荷存储电容的时间。振荡器对Vcc变化和温度变化很敏感。但是，因为电压泵仅仅在编程操作中使用，并且该操作仅占用少部分的EPROM操作时间，所以，这在现有技术的EPROM中通常不是一个问题。
其他的低压存储器(比如低压EEPROM和闪烁EEPROM)同样具有某些困扰低压EPROM的相同的问题。与低压EPROM类似，低压EEPROM和闪烁EEPROM装有具有高电流驱动能力以补偿较低Vcc值的大输出驱动器。如果要在标准的5伏Vcc环境中使用低压EEPROM或低压闪烁EEPROM，相对高的Vcc值会使大输出驱动器具有噪声问题，例如振铃和信号跳动。类似地，通过将存储单元的电流跳动能力与参考电流比较，EEPROM和闪烁EEPROM确定了存储单元的逻辑电平。所以，如上所述，低压EEPROM和闪烁EEPROM也有困扰低压EPROM的较慢的读取次数和读错数据的问题。
制造商已经采取了多种措施，以减缓低压EPROM的负面影响。转让给Secol等的美国专利5,226,013中描述一种通过对一位线进行预充电、放大该位线单元和参考电压之间的电压不平衡并且在感测放大器已经读取了该单元后立即终断所述位线的充电。转让给Yu等的美国专利5,367,206中揭示了一种输出驱动器电路,这种电路通过装入一个在标准5伏Vcc编程操作期间使输出驱动器减速而在低电压Vcc期间使输出驱动器加速的电路而作为低压EPROM与一标准5伏EPROM编程的接口。转让给Jelinek的美国专利5,331,295还揭示了一种具有温度、电压和处理补偿的振荡器。“EE Times”在1993年5月10日的一篇文章中讨论了由东芝公司开发的可以用设置在1.5到6伏的Vcc下工作的EPROM。1.5伏的低端电压低于EPROM单元的阈值电压，因而字线升压技术用来将字线电压升高到4V的读电压(reading voltage)。升高的电压通过从12.5V的编程电压切换到4V的读电压的译码器而施加到该字线上。尽管文章中没有描述东芝的电路，但是文章中提到它们的技术局限于消费者或ASIC应用，这些应用场合具有有限的EPROM密度。
本发明的目的是提供一种改进了低压非易失存储器的读访问时间的机构。
本发明的另一个目的是提供一种在使速度提高并且性能增加的同时与标准5伏EPROM编程器兼容的低压EPROM。
发明揭示上述目的已经在低压非易失EPROM存储器中得以满足，这种存储器监视其Vcc电压电平，并且有选择地启动和断开某个电路，以提高在标准5伏Vcc和低压Vcc条件下的性能。
非易失硅存储器工作的速度大部分是由它能够多快地将存储单元所供出的电流与参考电流进行比较并作出有关存储单元的逻辑电平判断而决定的。并且，非易失硅存储器能够进行这一比较的速度取决于存储单元的电流供出能力，这与在其字线上的电压电平直接相关。
通常，某一字线上的电压电平接近Vcc。如果Vcc在4.5伏到5.5伏的标准5V电压范围内，那么字线可以向存储单元提供足够的电压，使它具有快响应时间。但是，如果Vcc降低到2.7伏到3.6伏的电压范围内，比如市售的低压存储器的情况，那么字线上的电压就同样下降到类似的电压范围内。较低的电流使存储单元供出电流的能力下降，而电流的下降会使非易失存储器确定存储单元的逻辑电平所需的时间增加，从而导致性能下降。
在标准的5伏工作条件下，本发明的存储器的功能与任何标准5伏非易失硅存储器相同，只要直接采用Vcc电源干线(power rail)将字线升高到相近的电压上。由于Vcc接近5伏，所以，输出驱动器不应当与在低压情况下一样大，否则会产生噪声问题。所以，存储器每根引出线与两个输出驱动器相连，其中一个要比另一个小些和慢些。当将非易失存储器置于标准5伏的Vcc条件下时，它采用较小的输出驱动器，而当它置于低压Vcc条件下时，它采用较大、较快的输出驱动器。
为了补偿低压工作期间Vcc的下降，本发明的非易失存储器在内部将读操作期间字线的电压提高到高于Vcc的某一值，最好是3.5伏到5.5伏。通过将内部字线偏压(bias)提高到与标准5cc伏V条件下相似的电压范围内，本发明的存储器不仅保持了与标准5伏存储器相似的高速，而且杜绝了由于采用标准5伏EPROM编程器对低压EPROM单元编程但在低压条件下读低压EPROM单元而产生的错读情况。
这是通过采用字线偏置电路来完成的，字线偏置电路由三个读电压泵和对所有三个读电压泵来说是共有的读振荡器组成的。三个读电压泵仅在读操作期间工作，并且每一个读电压泵互斥地从公共读振荡器接收控制信号。读电压泵的频率受温敏电流源的控制，该温敏电流源不管电压和温度如何变化都能保持读振荡器的频率相对稳定，从而减小了功耗的不必要的增加。为了进一步节省电力，仅在读操作期间启动读电压泵、读振荡器和温敏电流源，并且当存储器处在闲置模式时或者V上升到低压Vcc以上时，它们被断开。
三个读电压泵中的两个相互配合工作，以更快地响应于读振荡器，并开始对字线充电。从公共读振荡器到这两个读电压泵的控制信号具有相似的频率，但相位相反。这样，在读振荡器的任意半个周期内，两个读电压泵中的一个将电荷转移到存储电容内。因为在第一次接收到读指令的那一时刻起的字线充电启动中没有浪费时间，所以这一性能减少了读访问时间。
字线的充电，因此也是非易失存储器的速度的进一步提高是通过一个高压译码器，用来有选择地将电压以最小的失真从相互配合工作的两个读电压泵转移到一条字线上。高压译码器产生多个输出，每一个输出采用一次冲击电路(one shotcircuit)。一次冲击电路用来将高压译码器输出预充电到Vcc，随后将控制转移到相互配合工作的两个读电压泵，这两个读电压泵继续将译码器输出充电到比Vcc高的值上。
每一高压译码器输出施加到本征通路晶体管(native pass transistor)，本征通路晶体管将译码器输出耦合到相应的字线。本征通路晶体管是直接构筑在硅衬底上的n型器件，并具有0伏的阈值电压。
作为通路器件而使用的本征n型晶体管有一个缺点。对于未选择的通路器件施加到它们控制栅极上的电压为0伏，但是，因为本征通路器件的阈值电压是0伏，所以，在其控制栅极处具有0伏的未选择的器件不完全处于“截止(OFF)”状态，并且因此会产生所不希望的漏电流。为了解决这个问题，本征通路晶体管通过普通的n型通路晶体管与接地线VS耦连，接地线VS由VS发生器保持在略比0伏高的电压上。所以，当不选择本征通路晶体管时，比地电位高的电压施加到使本征通路晶体管完全处于“截止”状态的源电极上。
这些本征通路器件具有直接与第三读电压泵的输出耦连的控制栅极。它们的控制栅极上的高电压使得本征通路器件能够将高电压信号从译码器的输出端传送到它们的相应字线上。另外，传送的电压值受它们控制栅极上的电压控制。因此，在读操作期间，施加到字线上的电压被限制在第三读电压泵的输出端上的电压。
第三读电压泵的输出端上的电压电平由监视电压泵输出电压的反馈电路稳压。当来自第三读电压泵的输出电压上升到预定的电压范围以上时，反馈电路断开第三读电压泵，使电压泵能够通过泄漏晶体管(leaker transisitor)启动放电。然而，箝位二极管不允许第三读电压泵放电到Vcc以下。一旦电压电平下降到所述预定电压范围内时，反馈电路再次启动第三电压泵，并断开小泄漏晶体管。
附图简述
图1是按照本发明的存储器的方框图。
图2是图1所示读字线偏置电路的内部图。
图3是按照本发明的字线地址译码方案示意图。
图4是按照本发明在读操作期间将高电压转换成字线的较佳电路功能方框图。
图5是按照本发明的图4中所示的高压译码器方框图。
图6是按照本发明的输出驱动器方框图。
实施本发明的最佳模式参见图1，多个存储单元排列成行和列，形成存储芯阵列(memory corearray)36。存储单元可以通过字线以选择存储单元的行、通过位线以选择存储单元的列来进行寻址。寻址的存储单元位于字线和位线的交界处。每一存储单元具有一数字地址，分成两组，一组为X地址，用来标识存储单元的一行或字线，另一组为Y地址，标识存储单元的一列或位线。X地址线AX馈送到X译码器30，用以选择字线，而Y地址由Y译码器38译码，以选择位线。在选择了存储单元以后，由感测放大器40，将通过所选存储单元的电流与参考电流比较。如果所选单元被识别为擦去，则将预定的第一逻辑电平(高或低)送到一组输入/输出驱动器42。如果所选单元被识别为编程，则将与第一逻辑电平相反的第二逻辑电平送到输入/输出驱动器42。
本发明还包括了电路，当Vcc设置在低压条件(最好是2.7伏至3.6伏)时，在读操作期间期间，该电路用来将施加到某一字线上的偏置电平(或电压电平)提高到比输入电源信号Vcc高的某一电平上。当Vcc设置在4.5伏或更高的标准5伏条件下时，断开上述包括的用来提高字线偏置电平的电路，并且存储器用Vcc直接对字线进行偏置。
参见图1，高Vcc电压检测器11监视Vcc电源干线。如果Vcc设置在低压条件下，高Vcc电压检测器11将启动读字线偏置电路12，该电路12将输出两个信号PHV和RGPV。信号PHV和RGPV都具有比Vcc高的电压值，并且可以使二者相等，但最好使信号PHV具有比信号RGPV高的电压。
图2中，按照本发明的字线偏置电路12包含两个独立的电压泵；用来产生泵高压信号PHV的读字线泵48和用来产生读栅极泵电压信号RGPV的读栅极泵44。然而，如果信号PHV和RGPV曾经具有相同的值，则电压泵48和44可以用单个的电压泵来代替。读字线泵48和读栅极泵44二者均接收来自温敏读振荡器46的控制输入，温敏读振荡器46控制二电压泵的电荷泵动频率(charge pumpingfrequency)。
参见图1，信号PHV最好做成具有7伏值，并且直接与高压译码器25相连并与程序泵(program pump)的输出相连。尽管程序泵23的输出可以比读字线偏置电路12的输出高，但因为读字线偏置电路12仅在由输入管脚(未图示)决定的读操作期间启动，而程序泵23仅在由同一输入管脚决定的程序操作期间启动，所以不会产生意外的问题。信号RGPV(最好具有4.5伏的电压值)通过电压锁存库(latch bank)34到达一组通路器件35的控制输入端。
X译码器30将字线地址AX译码成两组信号；馈送到高压译码器25的X高电压XHV，以及传送到电压锁存库34和通路器件35的X通路器件XPD。高压译码器25响应于XHV线，将泵出(pumped)的高压线PHV转移到它输出线DV中的一个。电压锁存库34将把读栅极泵电压信号RGPV转移到由XPD线确定的输出端中的一个。因此，通路器件35沿DV线中的一条接收PHV信号，并且沿来自电压锁存库34的输出中的一个接收RGPV信号。随后，通路器件35将携带信号PHV的DV线中的一条耦连到如由电压锁存库34和XPD线决定的单个字线。然而，通路器件35被做成将它们输出端处(字线)的电压限制在与RGPV相似的值上。通过这种方式，所选的字线将接收与约4.5伏的RGPV相似的电压值。
如下所述，为使高压译码器25和通路器件35能恰当操作，VS发生器29输出所需的电压略高于地电位。
图3中，示出的较佳字线译码方案由多个译码级组成。X译码器30将一字线地址AX0-AXm分成两组。由地址线AX0和AX1组成的第一组传送到二至四(two to four)译码器以生成四个输出信号XHV0-XHV3的XHV译码器27。由地址线AX2-AXm组成的第二组传送到XPD译码器28，XPD译码器28的输出信号XPD0-XPDn馈送到电压锁存库34和通路器件35。
通路器件35通过高压译码器25、电压锁存库34和XPD译码器28将线PHV耦连到某一字线。信号XHV0-XHV3馈送到高压译码器25，受信号XHV0-XHV3的指令，高压译码器25将信号PHV转移到其四个输出端DV0-DV3中的一个。四个高压译码器输出端DV0-DV3中的每一个通过通路器件PAO-PAn有选择地耦连到一组n个字线。例如，线DV0可以有选择地耦连到字线WL00-WL0n，而字线DV3可以耦连到字线WL30-WL3n。通路器件35接着将来自每一DV0-DV3组的字线组成可以由电压锁存库34中的电压锁存(voltagelatch)集中选择的四个一组字线。这样，XHV译码器27选择与四个高压译码器输出中的一个耦连的具有n个字线的四组中的一个，DV0-DV3和XPD译码器28从所需字线组中选择一条字线。XPD译码器分别从电压锁存库34中启动一条电压锁存VL0-VLn31-33，电压锁存库34将信号RGPV转移到相应PA通路器件的控制栅极，而信号XPD1-XPDn将其余未选出的字线耦连到VS发生器29。
较佳译码方案中PA通路器件由具有0伏阈值电压本征n型通路晶体管。如下所述，PA通路器件要求正电压施加到源电极，将其置于完全“截止”状态。所以，VS发生器29输出比地电位略高的VS信号，该VS信号通过相应的PB通路器件施加到PA通路器件的源电极上。如果信号VS未施加到未选PA通路器件引导到上，那么当想要使该器件截止并没有电流时，每一未选PA通路器件会具有一小导通电流或漏电流。由于在某一字线的译码中可以使用很多个PA通路器件，所以来自所有未选PA通路器件的汇集(collective)漏电流会引起无法接受的高电源损耗。
回到图1，如果将V设置在4.5伏或更高的标准电压条件，那么高V电压检测器11将断开读字线偏置电路12引起PHV和RGPV启动放电。为了在标准的5伏电压条件期间将高压译码器25和通路器件35耦连到Vcc电源干线上，当箝位二极管20和24放电到近似为Vcc的值时，箝位二极管20和24分别对信号RGPV和PHV箝位到Vcc参见图4，为了简化在读操作期间将高压传送到某一字线的较佳方法的讨论，图中只示出了高压译码器输出DV0-DV3中每一个的单字线WL0n-WL3n。这里，图2所示的读字线泵48由两个读字线泵17和18代替。高Vcc电压检测器11监视Vcc的电压电平。只要Vcc设置在预定的低压范围内(最好是2.7伏到3.6伏)，它将发送一高的低电源状态信号LPS，启动两个读字线电压泵17和18、读栅极电压泵19、读振荡器13和温敏电流源15。温敏电流源15输出一控制信号VMIR，直接控制读振荡器13的频率。如果Vcc提高到某一预定的高压范围内(最好为4.5伏或更高)，这意味着字线可以直接充电到Vcc截止(off)，那么高Vcc电压检测器11将发送低LPS信号，并从而断开所有的三个读电压泵17-19、读振荡器13和温敏电流源15。
信号AX0、AX1和XPDn是用于识别某行存储单元的相应字线的经部分预译码的存储单元地址的一部分。信号AX0和AX1馈送到XHV译码器，该译码器产生四个译码的信号XHV0-XHV3。信号XHV0-XHV3控制高压译码器25，高压译码器25有选择地将泵高压线PHV转移到其四个输出端DV0-DV3中的一个，并将VS接地信号放置到其余的三个输出端上。
VS接地线具有略高于实际接地的电势，最好为0.3伏。它是由VS发生器29产生并用来确保本征n型晶体管(例如本征n型通路器件PAn的准确运行。
不同于具有阈值电压高于零伏(通常为1伏)的常规的增强型n型晶体管，本征n型晶体管具有0伏的阈值电压。在正常的工作条件下，通过将0伏施加到控制栅极上，可以使源极接地的常规增强型n型晶体管处于完全“截止”状态。然而在相同的条件下，控制栅极上施加了0伏的本征n型晶体管不是完全处于“截止”状态的。在n型晶体管中，多数电流载流子是电子，当存在反向层时，这些电子从电位较低的电极(源极)流向电位较高的电极(漏极)。在本征n型通路器件PAn的情况下，与高压译码器DV0-DV3的输出连接的晶体管电极将处在比其他电极更高的电位上。这意味着与高压译码器DV0-DV3的输出端连接的电极是漏极，因而其他电极是源极。使晶体管完全处于“截止”状态所需的条件之一是从控制栅极到源电极的电压必须低于晶体管的阈值电压。如果是本征n型晶体管，那么阈值电压是0伏，并且因此，从控制栅极到源电极需要一负电压。对于0伏施加到控制栅极时为了存在一个负电压，必须将源电极的电压提高到比0伏高的电位上。通过将源电极处的电压提高到VS线的值0.3伏，从控制栅极到源电极产生-0.3伏的电压降落。该电压降落低于本征n型晶体管的阈值电压，从而使本征n型通路器件PAn处于所要求的完全“截止”状态。
启动时，不管发生什么温度变化或Vcc电平变化，读振荡器13将保持相对恒定频率。这是由于有直接控制读振荡器13的频率的温敏电流源15的缘故。因为读振荡器13的频率不会发生很大的偏离，其功耗也不会发生很大的偏离。读振荡器13产生信号OSC1-OSC3，以控制所有三个读电压泵17-19的泵动作。
只要读电压泵的控制信号OSC1-OSC3为高，每一读电压泵17-19就将电荷放置到相应的内部存储电容上。第一和第二读字线电压泵17和18一起在泵高电压线PHV上产生高电压，该电压通过高电压译码器25和通路器件35传送到某一字线WL0n-WL3n上。读栅极电压泵19产生通过电压锁存器VLN 33而施加到每一本征通路器件PAn的控制栅极的高电压信号RGPV。
为了节省能量，当不对存储器进行读时，该存储器进入闲置模式，在该闲置模式下，存储器关断次要的电路，比如，读振荡器13、温敏电流源15和读电压泵17-19。当系统用户发出一读指令时，存储器必须打开进行读操作所需的所有电路，包括上述读振荡器13、温敏电流源15和读电压泵17-19。启动这些器件的速度将大大影响存储器的读访问时间。当首次启动读振荡器13时，它可以从其周期的低半部分开始。读电压泵17-19在读振荡器周期的低半部分收集电荷，并将收集的电荷转移到内部存储电容上，用来在读振荡器周期的高半部分提高它们输出端上的电压。这意味着在读振荡器的初始周期的多达半个周期内存储电容器接收不到电荷。
由于这个原因，从读振荡器13分别到达读字线电压泵17和18的OSC1和OSC2控制信号的频率相似，但相位相反。即，OSC1为高时，OSC2为低，而OSC2为高时，OSC1为低。这样，在读振荡器周期的任意半个周期内，两个读字线电压泵17或18中的一个把电荷转移到其内部存储电容上。因此，两个读字线电压泵17或18中的一个将与读振荡器13的初始启动相符合。而进行将电荷转移到其输出端上的启动，从而帮助存储器更快地响应读指令，并减少存储器的读存取时间。
读字线电压泵17和18的输出端连接在一起，形成泵高电压信号PHV，该信号连接到高电压译码器25上。当断开读字线电压泵17和18时，信号线PHV能够通过构成箝位二极管24的本征n型晶体管放电到Vcc。具有自身的编程振荡器(未图示)并只在编程操作期间使用的独立编程泵(programming pump)23同样也将其输出连接到同样的PHV信号上。这与现有技术是很不一样的，在现有技术中，读字线电压和程序字线电压走不同的信号路径。
如上所述，高电压译码器25将PHV信号转移到其四个输出端DV0-DV3之一，并且将VS信号放到其余的三个输出端上，它们由已译码的输入信号XHV0-XHV3和其输入VS信号所决定。在任何时候XHV0-XHV3信号中只有一个可以处在高电平，所以，如果XHV0为高，则PHV将被转移到DV0。如果XHV1为高，那么PHV将被转移到DV1，如此类推直至XHV3。
图5可以看到，高电压译码器25由四个单元51-54组成，每一单元包含高电压锁存器37、一次冲击电路39、反相器41、增强型n型晶体管47和两个本征n型晶体管43和45。PHV信号连接到每一高电压锁存器37和每一相应的本征n型晶体管43的漏极上。当译码信号(比如XHV0)为高时，它将启动高电压锁存器37，该锁存器将PHV信号传送到本征n型晶体管43的控制栅极上。
为了将具有最小失真的PHV信号从本征n型晶体管43的漏电极传送到其源电极，信号DV0、上述同一PHV信号必须施加到本征n型晶体管43的控制栅极上。使晶体管处在有源“通”状态所需要求中的一个要求是，从控制栅极到源电极的电压必须等于或大于晶体管的阈值电压。本例中，本征n型晶体管43的阈值电压是0伏，因此控制栅极电压必须至少等于或大于源电压。因此，如果PHV的电压输出不受阻碍地从漏电极传送到源电极，那么控制栅极上的电压值必须也等于PHV。
经译码的信号XHV0也连接到一次冲击电路39和反相器41上。从XHV0第一次启动高电压锁存器37的时刻以及高电压锁存器37和本征n型晶体管43开始将PHV信号从n型晶体管43的漏极传送到其漏极(DV0线)的时刻起，存在固有的时间延迟。另外，PHV要求一个设定的时间量，来将其电压泵升到高于Vcc的值上。
一次冲击电路39和反相器41的目的是将DV0线预充电到Vcc上，然后把控制转移到高电压锁存器37和本征n型晶体管43，从而它们可继续对DV0线充电直到高于Vcc的某一值。XHV0上的高信号导致反相器41将低信号放置到晶体管47上，使它将DV0与线路VS分开。另外，XHV0上的高信号启动一次冲击电路39，使其在本征n型晶体管45的控制栅极上开始加上具有预定持续时间的高信号脉冲。在脉冲的持续时间内，该高信号将DVO线耦合到Vcc电源导线上，从而将DV0线充电到Vcc。如果高电源锁存器37和本征通路器件43在一次冲击电路在晶体管上具有高脉冲的时间内，开始将比Vcc的电位高的PHV信号传送到DV0线，那么PHV信号也将通过线路DV0和晶体管45而电耦合到Vcc。这将防止线路PHV使DV0线充电到高于Vcc的值上。所以，一次脉冲电路39的有源高脉冲的持续时间必须足够长，来将DV0线预充电到Vcc，但在将线路PHV泵升到高于Vcc的某一值时用足够短的持续时间使之断开。
另一方面，如果经译码的信号线XHV0具有一低信号，也就是说选择的不是这条信号线，那么一次冲击电路39将在本征n型晶体管45上保持恒定低信号，并且将不启动高脉冲。类似地，高电压锁存器37将在本征n型晶体管43上保持恒定低信号，并且不把PHV信号传送到晶体管43的控制栅极。
在本征n型晶体管43和45的控制栅极上具有一低信号0伏将不必把它们置于完全“截止”状态。为了恰当地断开这些器件，它们的源电极必须处在比它们的控制栅极更高的电位上。为此，反相器41将高信号加到晶体管47上，该晶体管将载有约0.3伏电压值的线路VS耦合到线路DV0上，因而也耦合到本征n型晶体管43和45的源电极上。
因此，高电压译码器25的输出端DV0-DV3中的一个将具有与PHV类似的电压值，而其它三个输出端将具有类似于VS的电压值。
然而，在线路DV0-DV3可以被转移到字线WL0n-WL3n之前，如图4所示，它们必须首先通过相应的本征n型通路器件PAn中的一个。本征n型通路器件PAn从电压锁存器Vln(标号33)得到它们的控制栅极信号，电压锁存器Vln从读栅极电压泵19和经预译码的X通路器件地址信号XPDn得到输入。
与读字线电压泵17和18一样，读栅极电压泵19从读振荡器13接收其控制信号OSC3，并从高Vcc电压检测器11接收启动信号LPS。但是，读栅极电压泵19还从反馈控制的电压泵21接收另外的启动信号CLMP，并将其输出值置于其读栅极泵电压线RGPV上。其输出值RGPV不仅到达电压锁存器Vln也到达反馈控制的电压箝位器21。
在读操作期间，重要的是字线WL0n-WL3n上的电压因此也是存储单元上的电压不要增大到比5.5伏更高，否则，存储单元会给出假数据，或者甚至改变其存储的数据。如下所述，使字线WL0n-WL3n上的电压大体与RGPV线上的电压相似。所以，通过反馈受控电压箝位器21、箝位二极管20、反相器26和泄漏晶体管22将线路RGPV上的电压电平稳压在预定的电压范围内，最好在3.5伏到5.5伏的范围内。
反馈受控电压箝位器21由电压检测器(未图示)组成，并且当RGPV上的电压上升到3.5伏到5.5伏的较佳预定电压范围内时，反馈控制的电压箝位器21在CLMP线上发出一低信号。读栅极电压泵19上的低CLMP信号在内部取而代之(override)OSC3控制信号，并使泵停机，使得线路RGPV能够通过泄漏晶体管22开始放电到低电压，泄漏晶体管22的栅极受反相器26的输出控制，反相器的输入来自CLMP线。泄漏晶体管22加速线路RGPV的放电，以减少因线路RGPV处在足够高的电压下而有损于存储单元的时间。由本征n型晶体管构成的箝位二极管20防止线路RGPV放电到低于Vcc以下。当RGPV落到其前述预定电压范围内时，反馈控制电压箝位器21通过将高信号施加到也使泄漏晶体管22断开的CLMP上而重新启动读栅极电压泵19。当反馈控制的电压箝位器21的输出端上升到预定的值以上时，采用反馈控制的电压泵21来断开读栅极电压泵19，而不是采用上限箝位二极管，就如对电压泵进行箝位的普通的现有技术的方法那样，会降低存储器的功耗。如果采用上限箝位二极管，那么读栅极泵19会在读操作期间恒定工作。因为线路RGPV上的电压箝位在例如5.5伏，所以，读栅极泵19产生的所有过量电荷就传送到Vcc电源干线而不是对线路RGPV充电，而被浪费。
线路XPDn上的低信号使得电压锁存器VLn(33)将线路RGPV上的电压转移到本征n型通路器件PAn的控制栅极，并进一步关断使字线WL0n-WL3n与VS发生器29隔开的通路器件PBn。因为本征n型通路器件PAn是本征n型晶体管，所以，如上所述，当它们处在有源“通”状态时，它们的源电极上的电压不能高于它们的控制栅极上的电压。所以，即使它们的漏电极的电压(线路DV0-DV3)大大高于它们的控制栅极上的电压，从它们的漏电极(DV0-DV3)转移到它们的源电极(WL0n-WL3n)的电压值限制在它们的控制栅极上的电压值。以这种方式，字线WL0-WL3上的电压电平箝位在如线路RGPV的相同电平上。
同时，在线路PHV上的电压转移到线路DV0-DV3之一前，它必须等到XHV译码器27对线路AX0和AX1译码，并等到高电压译码器25选择一输出，而线路RGPV上电压在XPDn线路变低以后，立即通过电压锁存器VLn(33)直接转移到本征n型通路器件PAn的控制栅极。结果，将电压锁存器VLn的输出端连接到本征n型通路器件PAn的控制栅极的线路初始处在比DV0-DV3线路更高的电位上。因此，DV0-DV3信号更快地转换成相应的WL0n-WL3n信号。
如果XPDn线为高，则电压锁存器VLn将在其输出端上置0伏。另外，XPDn上的高信号使通路器件PBn35将线路VS与字线WL0n-WL3n耦连起来。这不仅将线路WL0n-WL3n上的电压降低到VS值，而且如上所述，必须恰当地关断本征n型通路器件Pan，并且消除从PAn来的电流泄漏。
因为按照本发明的存储器是工作在Vcc处在2.7伏到3.6伏范围内的低电压和4.5伏或更高的标准5伏Vcc范围内，所以，每一输出信号有两个输出驱动器。参见图6，第一输出驱动器55作得比第二输出驱动器57大，但二者均接收置于存储器OUTPUT(输出)线上的公共数据信号DATA OUT(输出数据)。当存储器工作在低电压Vcc条件下时，使用第一个并且是较大的输出驱动器55，当存储器工作在4.5伏或更高的标准Vcc条件下时，使用第二个并且是较小的输出驱动器57。比起较大的输出驱动器55，较小的输出驱动器57表现出对上升时间和下降时间更慢的信号响应速度。这减少了振铃和信号跳动的噪声问题，这个问题是在把具有更快的信号响应速度的较大输出驱动器55使用在相同的标准Vcc条件下出现的。为了确保每次只有一个输出驱动器工作，二者接收相同的LPS启动信号，但第一输出驱动器55具有一高启动工作能力(active high enable)，而第二输出驱动器57具有一低启动工作能力(active low enable)。所以，当LPS为高(这意味着存储器处在低电压Vcc条件下)时，启动第一并且是较大的输出驱动器55，并断开第二输出驱动器57。但是，当LPS为低(这意味着存储器处在标准5伏Vcc条件下)时，启动输出驱动器57，并断开第一输出驱动器55。
本发明所揭示的是施加到低电压EPROM上，但本发明本身是一种通过对应于每一输出引线的第二较慢的输出驱动器将低电压存储器与标准5伏V元件连接起来的装置，以及在读操作期间，通过闪烁将字线的内部电压电平提高到高于Vcc的值而在低电压Vcc条件下改进读访问时间的装置。在没有较大偏离的情况下，本领域的技术人员可以将本发明应用于其他采用字线来选择存储单元并通过流过相应位线的电流的措施决定所述存储单元的状态的低电压存储器上。例如，本发明可以应用于低电压EEPROM或低电压闪烁EEPROM。这两种存储器共用与在EPROM中使用类似的数据位访问方案，这里，EPROM采用字线和位线来启动晶体管，通过该晶体管读取的存储信息是位线上电流的函数。
权利要求书按照条约第19条的修改1.一种低电压存储器，其特征在于，它包含用来接收供电信号的装置；具有非易失存储单元的行或列的存储器阵列，每一行由字线来标识，每一列由位线来标识，所述非易失存储单元中的每一个可通过所述字线中的一条和所述位线中的一条来寻址，所述位线通过感测放大器耦合到输出驱动电路，以及响应于读操作并用来在高电压引线上产生电压的读电压泵电路，所述高电压引线与所述字线中的一条耦合。
2.如权利要求1所述的存储器，其特征在于，它还包含箝位二极管，用来响应所述高电压引线不具有比所述电源信号高的电压情况，将所述高电压引线与所述供电信号耦合。
3.如权利要求1所述的存储器，其特征在于，所述读电压泵电路包括相互配合工作的第一读电压泵和第二读电压泵，所述第一读电压泵具有第一输出信号，而第二读电压泵具有第二输出信号，所述第一输出信号的相位与所述第二输出信号的相位相反，所述第一和第二输出信号耦合到所述高电压引线。
4.如权利要求3所述的存储器，其特征在于，所述第一输出信号大体与第二输出信号的相位相反。
5.如权利要求3所述的存储器，其特征在于，它还包含一振荡器，所述第一读电压泵从所述振荡器接收第一控制信号，所述第二读电压泵从所述振荡器接收第二控制信号，所述第二控制信号大体与所述第一控制信号反相。
6.如权利要求1所述的存储器，其特征在于，所述高电压引线通过通路器件与所述一个字线耦合。
7.如权利要求6所述的存储器，其特征在于，所述通路器件包括具有零伏阈值电压的晶体管。
8.如权利要求7所述的存储器，其特征在于，它还包含与所述通路器件耦合用来确保所述通路器件的恰当断开的低电压产生电路。
9.如权利要求6所述的存储器，其特征在于，它还包含响应于读操作并具有第二高电压引线的第二读电压泵电路，所述第二高电压引线与所述通路器件的输出端耦合，所述输入端用来选择所述通路器件。
10.如权利要求9所述的存储器，其特征在于，它还包含一箝位二极管，用来响应于具有电压不大于所述供电信号的所述第二高电压引线，将所述第二高电压引线耦合到所述供电信号。
11.如权利要求9所述的存储器，其特征在于，所述通路器件将所述一条字线上的电压限制在大体与所述第二高电压引线上的电位相似的值上。
12.如权利要求9所述的存储器，其特征在于，它还包含一电压电平检测器，用来监视所述第二高电压引线，所述电压电平检测器用来响应于电压不小于某一预定值的所述第二高电压，断开所述第二高电压泵电路。
13.如权利要求12所述的存储器，其特征在于，它还包含一电流泄漏装置，它响应于所述电压电平检测器断开所述第二读电压泵电路，从所述第二高电压引线上移去电荷。
14.如权利要求13所述的存储器，其特征在于，所述电流泄漏装置包括MOS晶体管，所述晶体管有选择地将所述第二高电压引线耦合到比所述预定值低的电压容器(voltage reservoir)。
15.如权利要求1所述的存储器，其特征在于，它还包括一高电压译码器，所述高电压译码器接收所述高电压引线，并接收多个译码器控制信号，所述高电压译码器响应于所述多个译码器控制信号，用来将所述高电压引线耦合到所述一条字线上，所述高电压译码器具有在将一条字线耦合到所述高电压引线之前瞬时将所述一条字线耦合到所述供电信号的装置。
16.如权利要求15所述的存储器，其特征在于，所述瞬时将所述一条字线耦合到供电线的装置包括响应于所述一次冲击电路而将所述一条字线耦合到所述供电信号的所述切换装置，所述一次冲击电路响应于所述多个译码器控制信号中的至少一个信号。
17.如权利要求1所述从存储器，其特征在于，它还包含用来监视所述供电信号的电压检测装置，所述电压检测装置用来响应于不具有小于预定电压值的电压的所述供电信号，断开所述读电压泵。
18.如权利要求1所述的存储器，其特征在于，它还包含响应于程序操作并在所述高电压引线上产生高于所述供电信号的第二电压的程序电压泵。
19.如权利要求1所述的存储器，其特征在于，它还包含响应于读操作的温敏电流源和振荡器，所述振荡器的输出与所述读电压泵电路的输入端耦合，所述温敏电流源与所述振荡器的频率控制输入端耦合。
20.如权利要求1所述的存储器，其特征在于，它还包含一输出管脚，所述输出驱动电路包括驱动所述输出管脚的第一和第二输出驱动器，所述第一和第二输出驱动器接收公共输入信号，并且所述第一和第二输出驱动器具有连接到所述输出管脚上的输出信号，所述第一输出驱动器比起所述第二输出驱动器具有更快的逻辑转换响应速度，并当所述供电信号处在预定电压值以下时启动，并且当所述供电信号处在所述预定电压值以上时，所述第二输出驱动器启动。
21.如权利要求1所述的存储器，其特征在于，所述存储器是从一组EPROM、EEPROM和闪烁EEPROM中选自出来的。
22.一种低电压非易失存储器，其特征在于，它包含接收供电信号的装置，主存储器机芯，它与所述供电信号耦合，并被构筑成非易失存储单元的行和列的阵列，每一单元可通过字线和位线寻址，输出驱动电路，用来驱动输出管脚，所述位线中的一条所述输出驱动电路包括第一输出驱动器和第二输出驱动器，所述第一和第二输出驱动器接收公共输入信号，所述第一和第二输出驱动器具有连接到所述输出管脚的输出信号，所述第一输出驱动器具有比所述第二输出驱动器更快的逻辑转换响应速率，并且响应于处在预定电压值以下的所述供电信号而启动，并且所述第二输出驱动器响应于处在所述预定电压值以上的所述供电信号而启动。
根据PCT第19(1)条对PCT/US 96/11926修改的声明作为对国际审查报告的答复，申请人对权利要求书作了修改，修改的重点是请求保护的本发明给出了一种存储器，这种存储器具有一种在读操作期间使用的电压泵。该电压泵与用来选择存储单元的字线耦合。选择的存储单元由“传感放大器至输出驱动电路”通过位线读取。本发明进一步提出在读操作期间施加到字线的电流的使用。
正如本领域中所熟知的那样，电压泵由多个电荷共享电容器组成，产生比电源电压高的电压，因此本发明的字线接收比电源信号高的电压。如果需要比电源电压低的电压，则该技术给出使用某种电压阶梯下降电路；则使电源电压分压。引用的现有技术对比文献都需要产生比电源电压低的电压，因而二者都需要使用电压阶梯下降电路而不是电压泵。
正如本领域中也熟知的那样，字线和位线不是可互换的。通过将逻辑高电压施加到其控制栅极上，位线选择(即启动)存储单元。位线通过将低参考电压(即2V)施加到其漏极并将漏极与感测放大器耦合以监视通过其的电流来读取选择的存储单元。由于存储单元不能通过其控制栅极的电流，所以不能通过位线读取(即传感)。由于存储单元不能通过将低参考电压施加到其漏极并将漏极耦合到传感放大器来启动，所以不能通过位线来选择。转让给Tanaka的美国专利5,511,030中揭示了对位线进行预充电，但Tanaka或转让给Ghia等人的美国专利5,528,541没有提到将一特定电压施加到字线上。
Tanaka揭示了一种DRAM，这种DRAM具有一组在第一和第二阵列之间共有的传感放大器。第一稳定电路(equalization circuit)51使第一阵列中的位线与施加到传感放大器之前等于“中间电位HVCC”即低于Vcc。当传感测放大器从第一阵列读时，第二稳定电路52使第二阵列中的位线等于HVCC。传感测放大器在结束从第一阵列的读时，由于第二阵列已经被相等了，所以可以开始读第二阵列。
Ghia等人揭示了一种并行比较多个数据位对的比较电路。每一数据位对同时进行XOR运算。所有XOR运算的结果同时进行NOR运算。
申请人所请求的结构因此是引述的文献中所没有提到过的。
权利要求
1.一种低电压非易失存储器，其特征在于，它包含具有非易失存储单元的行或列的存储器阵列，每一行由字线来标识，每一列由位线来标识，每一单元可通过字线和位线来寻址，所述位线通过感测放大器耦合到输出驱动电路，以及用来启动读操作而与所述阵列相关的输入装置，所述输入装置响应于读操作而与振荡器耦合，响应于读操作而与电压泵电路耦合，所述振荡器与所述电压泵电路的频率控制输入端耦合，并且所述电压泵电路与字线耦合。
2.如权利要求1所述的存储器，其特征在于，它还由一温敏电流源限定，所述温敏电流源具有与所述振荡器的频率控制输入端耦合的输出端。
3.如权利要求1所述的存储器，其特征在于，所述电压泵电路由相互配合工作的第一读电压泵和第二读电压泵组成，所述第一读电压泵从所述振荡器接收第一振荡信号，所述第二读电压泵从所述振荡器接收第二控制信号，所述第二控制信号的相位与所述第一控制信号的相位相反，而所述读第一读电压泵、所述第二读电压泵具有公共输出。
4.如权利要求1所述的存储器，所述电压泵电路通过高电压译码器和通路器件与字线耦合。
5.如权利要求4所述的存储器，其特征在于，它还包含响应于读操作和通过电压锁存器与所述通路器件的输入端耦合的第二电压泵电路。
6.如权利要求5所述的存储器，其特征在于，所述第二电压泵电路还与电压电平检测器的输入端耦合，用来监视所述第二电压泵的输出信号，所述电压电平检测器与所述第二电压泵电路的启动输入端耦合，用来当所述输出信号到达某一阈值以上时断开所述第二电压泵电路。
7.如权利要求6所述的存储器，其特征在于，所述通路器件将字线上的电压限制在大体与所述第二电压泵电路的所述输出信号近似的某一值上，所述第二电压泵电路受所述电压电平检测器的控制。
8.如权利要求6所述的存储器，其特征在于，它还包含一受控电流泄漏装置，当所述电压电平检测器断开所述第二电压泵电路时，用来去掉所述输出信号的电荷。
9.如权利要求8所述的存储器，其特征在于，所述受控电流泄漏装置是一金属氧化物半导体(MOS)晶体管。
10.如权利要求4所述的存储器，其特征在于，所述通路器件是一n型MOS晶体管，具有0伏的阈值电压。
11.如权利要求4所述的存储器，其特征在于，它还包含与所述高电压译码器的控制输入端和所述通路器件耦合的低电压发生装置，用来确保所述高电压译码器和通路器件的恰当断开。
12.如权利要求4所述的存储器，其特征在于，所述高电压译码器包括多个输入和输出信号对，每一输入、输出信号对的输入端与各自的相应一次冲击电路的输入端耦合，每一输入、输出信号对的输出端与所述相应一次冲击电路的输出端耦合。
13.如权利要求1所述的存储器，其特征在于，它还包含用来接收电源信号的第二输入装置和用来监视所述电源信号的电压检测装置，当所述电源信号达到某一预定电压值以上时，耦合所述电压检测装置，用以有选择地断开所述电压泵电路和所述振荡器。
14.如权利要求13所述的存储器，其特征在于，它还包含多个输出管脚，所述输出驱动电路使每个输出管脚包含第一输出驱动器和第二输出驱动器，所述第一输出驱动器具有与相应输出管脚耦合的第一输出信号，所述第二输出驱动器具有与同一相应输出管脚耦合的第二输出信号，所述第一和第二输出驱动器接收公共输入信号，并且所述第一输出驱动器具有比所述第二输出驱动器更快的上升和下降信号响应速度，并且当所述电源信号低于所述预定电压值时启动，当所述电源信号高于所述预定电压值时，所述第二输出驱动器启动。
15.如权利要求1所述的存储器，其特征在于，所述存储器是从一组包含EPROM、EEPROM和闪烁EEPROM中选择出来的。
全文摘要
一种在读操作期间，通过将字线充电到高于V
文档编号G11C16/02GK1164926SQ9619084
公开日1997年11月12日 申请日期1996年7月19日 优先权日1995年8月4日
发明者梅迪·杰扎耶瑞, 爱德华·S·辉, 乔治·J·科尔施 申请人:爱特梅尔股份有限公司