专利名称：存储器中的字线解码器电路的形成方法及其构造的制作方法
技术领域：
本发明有关于半导体存储器，特别有关于减少区域字线解码器的半导体面积。
参考
图1，该图示出依据现有技术的二个区域字线解码器，而一区域字线解码器具有三个晶体管。如图1所示，其表示用来解码区域字线0的一电路100及用来解码区域字线1的一电路110。p型沟道晶体管(P1)101及n型沟道晶体管(N1)102在字线驱动输入107和一参考电位109之间以串联形式连接在一起。输入(mwln0)104连接到晶体管101与102的栅极。输出(lw10)106连接到晶体管101及102的连接处。n型沟道晶体管(N11)103的漏极和源极分别连接于输出106和参考电位109。晶体管103的栅极连接到输入(wldm)108，此输入(wldm)108的信号与字线驱动输入107的信号反相。
现参考图2，该图示出图1中电路的实际布置。晶体管(P1)101、(N1)102、(N11)103、(P2)111、(N2)112及(N21)113以二列三行方式排列。尺寸Y是由存储器单元间的距离所决定的。参考图3，其表示出晶体管N1和N2的更详细的布置。401和402为晶体管N1的有源区(AA)或n型区域(源极或漏极)。区域405为晶体管N1的金属氧化物栅极。403和404为晶体管N2的有源区(AA)或n型区域(源极或漏极)。区域406为晶体管N2的金属氧化物栅极。n型区域402和403分别连接到输出(lw10)106及输出(lw11)116。
美国专利5,446,698(McClure)针对区域字线的一多余全域字线而公开，但区域字线解码器的细节并没有被讨论。美国专利5,587,960(FERRIS)公开一具有副位线的半导体存储器，但是并没有讨论副字线解码器的细节。
本发明的第一目的是提供一可减少存储器中区域字线解码器的半导体面积的方法和电路。
本发明的第二目的是减少存储器晶片的面积。
本发明的第三目的是改善存储器单元的运用。
本发明上述的目的可借助去除具有三个晶体管的区域字线解码器中的一个晶体管，以及加入可供二个区域字线解码器共用的第五个晶体管来达到。因上述第五个晶体管被安置在二个已存在的晶体管之间而不会增加任何面积，所以被去除的两个晶体管所占用的面积可不再需要。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附附图，作详细说明如下，附图中，图1示出用以说明依据现有技术的字线解码器的电路图；图2示出用以说明图1中字线解码器的实际布置；图3示出用以说明图2的部分详细示意图；图4示出用以说明本发明的高阶方框图；图5示出用以说明依据本发明一较佳实施例的字线解码器的电路图；图6示出图5中电路的输入和输出信号图；图7示出用以说明图5中电路的实际字线解码器布置；以及图8示出用以说明图7的部分详细示意图。符号说明100为用来解码区域字线0的电路、110为用来解码区域字线1的电路、101为晶体管(P1)、102为晶体管(N1)、103为晶体管(N11)、111为晶体管(P2)、112为晶体管(N2)、113为晶体管(N21)、104为主要字线输入φ(mwln0)、106为区域字线输出φ(lw10)、107为字线驱动输入(wldr)、108为字线反相驱动输入(wldm)、109为参考电位、114为主要字线输入I(mwln1)、116为区域字线输出I(lw11)、131为晶体管(N3)、501为第一区域字线解码器、502为第二区域字线解码器、503为NMOS器件、401和402为晶体管(N1)的有源区(AA)、405为晶体管N1的金属氧化物栅极、403和404为晶体管(N2)的有源区(AA)、406为晶体管(N2)的金属氧化物栅极、曲线1为主要字线输入φ(mwln0)上的信号、曲线2为主要字线输入I(mwln1)上的信号、曲线3为字线驱动输入(wldr)107上的信号、曲线4为字线反相驱动输入(wldm)108上的信号、曲线5为区域字线输出φ(lw10)106上的信号、曲线6为区域字线输出I(lw11)116的信号。
实施例参考图4，该图示出在一半导体存储器中第一区域字线解码器和第二区域字线解码器共用一n型沟道金属氧化物半导体(NMOS)器件。方块501为具有一第一区域字线(lw10)106做为输出的一第一区域字线解码器。方块502为具有一第二区域字线(lw11)116做为输出的一第二区域字线解码器。接下来，方块503为连接于上述第一区域字线(lw10)106和第二区域字线(lw11)116之间的NMOS器件。因此，方块503由第一区域字线解码器和第二区域字线解码器共用，其参与第一区域字线和第二区域字线的解码。
现参考图5，该图示出依据本发明一较佳实施例的电路图。解码器500包括二个区域字线解码器501、502以及器件503。第一区域字线解码器501具有一主要字线输入φ(mwln0)104、p型沟道晶体管(P1)101、n型沟道晶体管(N1)102及第一区域字线输出φ(lw10)106，用来将第一主要字线解码。第二区域字线解码器502具有一主要字线输入I(mwln1)114、晶体管(P2)111、晶体管(N2)112及第二区域字线输出I(lw11)116，用来将第二主要字线解码。器件503为一n型沟道晶体管，它连接于输出(lw10)与输出(lw11)之间，并为这二个输出的解码所共享。
p型沟道晶体管(P1)101和n型沟道晶体管(N1)102以串联形式连接于字线驱动输入(wldr)107及一参考电位109之间。p型沟道晶体管(P2)111与n型沟道晶体管(N2)112也具有相同的连接方式。晶体管101和102的栅极连接到输入104，而晶体管111及112的栅极连接到输入114。输出106连接到晶体管101和102的连接处。输出116连接到晶体管111和112的连接处。n型沟道晶体管(N3)131的源极和漏极分别连接到第一区域字输出φ(lw10)106和第二区域字输出I(lw11)116，而n型沟道晶体管(N3)131的栅极连接于字线反相驱动输入(wldm)108。
现参考图6，该图示出图5中电路的输入及输出信号。曲线1和2分别代表输入(mwln0)104及输入(mwln1)114上的信号，其中输入(mwln1)114为一固定电位Vh。曲线3和4分别代表字线驱动输入(wldr)107及字线反相驱动输入(wldrn)108上的信号。曲线5表示出由于图5中的电路解码结果，而使得输出(lw10)106在一周期间为一正电位。在本范围例中，因为区域字线解码器502没有被选择，所以曲线6显示输出(lw11)116为0电位。
现参考图7，该图示出图5的电路在一硅晶片上的晶体管排列。晶体管(P1)101、(N1)102、(P2)111及(N2)112为正交排列，其中晶体管(P1)和(P2)在同一行，而晶体管(N1)及(N2)是在另外一相邻行。此外，晶体管(P1)及(N1)是在同一列上，而晶体管(P2)和(N2)是在另外一相邻列上。一n型晶体管(N3)131夹于晶体管(N1)和晶体管(N2)之间。值得注意的，是为节约空间，在本发明中已删除现有晶体管(N11)103及(N21)113所占的第三行。
参考图8，该图示出晶体管(N1)、(N2)及(N3)的详细布置图。区域401和402代表晶体管(N1)的有源区(AA)或n型区域(源极和漏极)，区域405为晶体管(N1)的金属氧化物栅极，其连接到输入(mwln0)104。区域403和404为晶体管(N2)的有源区(AA)或n型区域(源极和漏极)。区域406为晶体管(N2)的金属氧化物栅极，其连接到输入(mwln1)114。晶体管(N2)131利用区域402和403做为其源极和漏极而安置于区域(AA)或n型区域402和403之间。因为插入n型沟道晶体管N3，所以区域402和403不需有隔离程序，因此可放宽n型隔离规则以及可改善合格率。金属氧化物栅极407放置于区域402及403之间，成为晶体管(N3)的栅极。金属氧化物栅极407连接输入(wldrn)108。n型区域402及403分别连接到输出(lw10)106和(lw11)116。因此晶体管N3不需要额外的空间，而每一区域字线解码器几乎只需用到二个晶体管所需的布置空间。
从图7和图8可明显了解，用来隔离n型区域的金属氧化物栅极彼此平行。同样地，n型区域也是彼此平行，并且平行于上述金属氧化物栅极。晶体管(P1)和(P2)的结构和上述n型沟道晶体管(N1)和(N2)相似，其具有对应于源极和漏极的p型区域及用来将此p型区域隔离的金属氧化物栅极。此外，p型沟道晶体管(P1)和(P2)和n型沟道晶体管(N1)和(N2)彼此靠近。
本发明的优点是可减少区域字线解码器的尺寸，进而减少晶片面积及借助放宽n型隔离规则来改善存储器单元的运用，进而改善合格率。当半导体制程进入到0.35μm和0.25μm制程时，晶体管的尺寸比字线间距以更快速度缩小之际，上述本发明所提出的改善显得更为重要。因为需要很多解码器电路，所以需减少使用区域字线的解码器的尺寸。
虽然本发明已以一较佳实施例揭露如上，然而该实施例并非用以限定本发明，任何熟习此项技术的人员，在不脱离本发明的精神和范围的情况下，可对其做出各种更动与润饰，而本发明的保护范围以后附的权利要求书所限定的为准。
权利要求
1．一种在半导体存储器中的一第一区域字线解码器和第二区域字线解码器间共享一n型金属氧化物半导体的方法，包括步骤提供具有一第一区域字线的一第一区域字线解码器；提供具有一第二区域字线的一第二区域字线解码器；提供一n型沟道金属氧化物半导体器件；将该n型沟道金属氧化物半导体器件连接于该第一区域字线和该第二区域字线之间；以及在该第一区域字线解码器和该第二区域字线解码器之间共享该n型沟道金属氧化物半导体器件。
2．如权利要求1所述的方法，其中所述n型金属氧化物半导体器件参与所述第一区域字线的解码。
3．如权利要求1所述的方法，其中所述n型金属氧化物半导体器件参与所述第二区域字线的解码。
4．具有可供一第一区域字线解码器和第二区域字线解码器共享的一n型金属氧化物半导体的一字解码器电路，包括一第一区域字线解码器，用来起动一第一区域字线；一第二区域字线解码器，用来起动一第二区域字线；以及一n型金属氧化物半导体器件，它连接于该第一区域字线和该第二区域字线之间。
5．存储器中的一字线解码器电路，包括一参考电位；一第一区域字线解码器，其具有一输入(mwln0)、输入(wldr)及输出(lw10)，该第一区域字线解码器起动该输出(lw10)；一第二区域字线解码器，其具有一输入(mwln1)、输入(wldr)及输出(lw11)，该第二区域字线解码器起动该输出(lw11)；以及一n型沟道金属氧化物半导体器件，其连接于该输出(lw10)及输出(lw11)之间，且具有一输入(wldrn)。
6．如权利要求5所述的字线解码器，其中所述第一区域字线解码器包括一第一p型沟道晶体管，其具有一源极-漏极路径及一栅极，该第一p型沟道晶体管的该源极-漏极路径连接到所述输入(wldr)和所述输出(lw10)之间，而该第一p型沟道晶体管的该栅极连接到所述输入(mwln0)；一第一n型沟道晶体管，其具有一漏极-源极路径及一栅极，该第一n型沟道晶体管的该漏极-源极连接到所述输出(lw10)及所述参考电位之间，而该第一n型沟道晶体管的该栅极连接到所述输入(mwln0)。
7．如权利要求5所述的字线解码器，其中所述第二区域字线解码器包括一第二p型沟道晶体管，其具有一源极-漏极路径及一栅极，该第二p型沟道晶体管的该源极-漏极路径连接于所述输入(wldr)和所述输出(lw11)之间，而该第二p型沟道晶体管的该栅极连接到所述输入(mwln1)；一第二n型沟道晶体管，其具有一漏极-源极路径及一栅极，该第二n型沟道晶体管的该漏极-源极路径连接于所述输出(lw11)及所述参考电位之间，而该第二n型沟道晶体管的该栅极连接到所述输入(mwln1)。
8．如权利要求5所述的字线解码器，其中所述n型沟道金属氧化物半导体器件包括一第三n型沟道晶体管，其具有一漏极-源极路径及一栅极，该第三n型沟道晶体管的该漏极-源极连接于所述输出(lw10)和所述输出(lw11)之间，而该第三n型沟道晶体管的该栅极连接到所述输入(wldm)。
9．具有可供一第一区域字线解码器和第二区域字线解码器共享的一n型金属氧化物半导体的一字线解码器电路的结构，包括一第一n型沟道晶体管，其具有一第一n型区域、第二n型区域及第一金属氧化物栅极；一第二n型沟道晶体管，其具有一第三n型区域、第四n型区域及第二金属氧化物栅极；以及一第三n型沟道晶体管，其具有该第二n型区域、第三n型区域及第三金属氧化物栅极。
10．如权利要求9所述的结构，其中所有所述n型区域位于一有源区域中。
11．如权利要求9所述的结构，其中所述第一n型区域借助所述第一金属氧化物栅极而与所述第二n型区域隔离。
12．如权利要求9所述的结构，其中所述第三n型区域借助所述第二金属氧化物栅极而与所述第四n型区域隔离。
13．如权利要求9所述的结构，其中所述第二n型区域借助所述第三金属氧化物栅极而与所述第三n型区域隔离。
14．如权利要求9所述的结构，其中所述金属氧化物栅极在所述n型区域中彼此平行。
15．如权利要求9所述的结构，其中包括一第一p型沟道晶体管，其具有一第一p型区域、第二p型区域及第一金属氧化物栅极；以及一第二p型沟道晶体管，其具有一第三p型区域、第四p型区域及第二金属氧化物栅极。
16．如权利要求14所述的结构，其中所述第一p型沟道晶体管靠近所述第一n型沟道晶体管。
17．如权利要求14所述的结构，其中所述第二p型沟道晶体管靠近所述第二n型沟道晶体管。
18．如权利要求14所述的结构，其中所述金属氧化物栅极在所述p型区域中彼此平行。
全文摘要
本发明是一种减少存储器中区域字线解码器的半导体面积的方法和电路。该区域字线解码器的半导体面积的减少可借助去除具有三个晶体管的区域字线解码器中的一个晶体管,以及加入可供二个区域字线解码器共用的第五个晶体管来实现。因为该第五个晶体管被安置在二个已存在的晶体管之间而不会增加任何面积,所以被去被的两个晶体管所占用的面积可不再需要。
文档编号G11C11/40GK1233835SQ9810776
公开日1999年11月3日 申请日期1998年4月29日 优先权日1998年4月29日
发明者林元泰, 霍华德·C·基尔希 申请人:世界先进积体电路股份有限公司