快闪记忆体自适应演算法的方法、设备以及制成品的制作方法
【技术领域】
[0001]本发明是涉及计算机可读记忆体，特别是，但不仅于，是涉及一种快闪记忆体抹除及编程的演算法的方法、设备以及制成品，其中在抹除运算的预编程阶段期间所需要的编程脉冲的数量，可用以调整在随后程序运算期间所使用的程序电压。
【背景技术】
[0002]近年来发展出了数多种电子记忆体。一些范例记忆体种类为电子可抹除可编程唯读记忆体(EEPROM)以及电子可编程唯读记忆体(EPROM)。EEPROM可容易地抹除但是在存储容量上缺乏密度，而EPROM是便宜且更密集但是不容易抹除。“快闪” EEPR0M，或是快闪记忆体，结合了这两种记忆体种类的优点。这种类型的记忆体使用在许多电子产品上，从像是汽车、工业控制系统等等的大型电子器件，到例如便携式电脑(laptop)、可携式音乐播放器、手机等等的小型可携式电子器件。
[0003]快闪记忆体通常由许多记忆体单元所构成，其中单一位元(bit)被维持在每一个记忆体单元中。但是更近期的技术如所知的MirrorBit?快闪记忆体，借由存储两物理上相异位元在记忆体单元的相对侧边上，以加倍了传统快闪记忆体的密度。位元的读取或写入独立地发生在该单元的该相对侧边上的该位元。记忆体单元由形成在半导体衬底中的位元线所构成。氧化物-氮化物-氧化物(oxide-nitride-oxide，0N0)介电层形成在该衬底及位元线的顶部上方。该氮化物作为电荷存储层介于两绝缘层之间。字线随后形成在该ONO层的顶部上方，垂直于该位元线。施加电压至该字线，用以控制栅极，随着施加电压至该位元线以允许从该记忆体单元阵列中位置的数据读取或数据写入至该记忆体单元阵列中位置。MiirorBit?快闪记忆体也可应用于不同种类的快闪记忆体，包括NOR快闪或是NAND快闪。
【附图说明】
[0004]描述了本发明非限制性以及非全面的实施例，并同时参考以下图式，其中:
[0005]图1说明一记忆体的实施例的方块图；
[0006]图2显示一记忆体的核心以及周边部分的实施例的局部俯视图，其可运用在图1的记忆体中；
[0007]图3说明图1的记忆体装置的实施例的方块图；
[0008]图4显示图1或图3的记忆体装置的实施例的方块图；以及
[0009]图5说明根据本发明的样态，包括图4的记忆体装置的系统的实施例的方块图。
[0010]实施方式
[0011]本案发明的多种实施例将详细介绍并与图式一同参考，其中相同符号标示代表相同部分以及相同装配在数个图式中。作为参考的多种实施例并不用以限制本发明的范围，其应仅由此处所附的权利要求书所限制。另外，在本说明书所述的任何例子并不意在限制并且仅叙述许多可能的实施例中的一些，对于申请专利范围的发明。
[0012]透过说明书以及权利要求书，以下术语至少具有与此处明确关联的意义，除非文中另有指定。以下确认的意义并非该术语必要的限制，而仅提供对于该术语的举例说明。“一”、“一个”以及“该”的意义包括多个基准，以及“在…之中”包括“在…之中”以及“在…之上”。使用于本文的句子“在一实施例中，”并非必须涉及一些实施例，尽管可能有提到。同样地，使用于本文的句子“在一些实施立中，”当多次使用时，并非必须涉及一些实施例，尽管可能有提到。如本文所使用，术语“或”为包含“或”运算子，以及同等于术语“及/或”，除非文中另有清楚的指出。术语“基于…部分…之上”、“基于…至少部分…之上”，或“基于…之上”并不仅止于并且允许为基于未描述的额外因素之上，除非文中另有清楚的指出。术语“耦合”意指至少以下两个之一，在物件连接之间直接电性连接，或是通过一个或多个被动或主动中介装置间接连接。术语“信号”意指至少一电流、电压、电荷、温度、数据或是其他信号。
[0013]简单来说，本发明是相关于记忆体装置，其包括具有磁区的记忆体单元区，其中每一个磁区包括记忆体单元。该记忆体装置还包括记忆体控制器，用以控制程序运算以及对该记忆体单元抹除运算。在对于该记忆体单元抹除运算期间，发生在其中每一个未编程记忆体单元于正被抹除的磁区中的预编程，借由施加至少一个编程脉冲于程序电压予以编程，直到程序验证通过。之后，基于直到该程式验证通过为止所施加的编程脉冲的数量调整该程序电压。在该磁区中随后的程序运算期间，施加有该调整过的程序电压的编程脉冲。
[0014]图1显示记忆体环境于可能运用的本发明的实施例。并非需要绘示于该图中的所有组件以实行本发明，以及可使用各种布置以及组件种类在不悖离本发明的精神或范围内。举例来说，尽管所描述的本发明的一些实施例是于Miir0rBitTMNOR快闪记忆体的背景下，本文所描述的制成品可运用在生产其他种类的微电子记忆体或装置，例如其他各种类型的快闪记忆体。
[0015]如图所示，记忆体100包括阵列记忆体110以及记忆体控制器130。记忆体控制器130经安排以越过信号路径106通信寻址数据以及程序数据。举例来说，信号路径106可提供8、16或更多I/O线路的数据。记忆体控制器130也配置成越过信号路径103存取阵列记忆体110。举例来说，记忆体控制器130可经由信号路径103在部分的阵列记忆体110读取、写入、抹除以及执行其他运算。另外，尽管显示为单一线路，信号路径130及/或信号路径106可散布跨过多个的信号线及/或总线。
[0016]阵列记忆体110包括记忆体磁区120 (分别地识别为磁区Ι-1)，其可经由记忆体控制器130被存取。举例来说，记忆体磁区120可包括256、512、1024、2048或更多个具有可分别地或统一地存取的记忆体单元的磁区。在其他的例子中，记忆体磁区的数量及/或配置可以不相同。于一实施例中，举例来说，磁区120可表示为更一般如记忆体区块及/或可配置成具有不同于位元线、字线及/或磁区拓扑的构造(configurat1n)。
[0017]记忆体控制器130包括解码器组件132、电压产生器组件134以及控制器组件136。于一实施例中，记忆体控制器130可位于与阵列记忆体110相同的晶片上。于另一实施例中，记忆体控制器130可位于不同的晶片上，或是部分的记忆体控制器130可位于另一晶片上或晶片外。举例来说，解码器组件132、控制器组件134以及电压产生器组件136可位于不同的晶片上，但共同位于相同的电路板上。于其他的例子中，记忆体控制器130的其他实行方式是有可能的。举例来说，记忆体控制器130可包括可编程的微控制器。
[0018]解码器组件132可经安排以经由寻址信号路径106接收记忆体位址以及根据阵列记忆体110的结构以选择个别磁区、阵列或单元。
[0019]解码器组件132包括，举例来说，多工器电路、放大器电路、组合逻辑等等，用于基于任何种类的寻址方案(addressing schemes)来选择磁区、阵列及/或单元。举例来说，记忆体的一部分(或是一组位元)可辨认阵列记忆体110中的一磁区以及另一部分(或另外一组位元)可辨认特定磁区中的一核心单元阵列。
[0020]电压产生器组件134经安排以接收一个或更多供应电压(未图示)以及提供读取、写入、抹除、预编程、软编程及/或欠抹除(under-erase)验证运算所需要的各种参考电压。举例来说，电压产生器组件134可包括一个或多个级联电路(cascade circuit)、放大器电路、调整电路(regulator circuit)及/或开关电路，其可借由控制器组件136来控制。
[0021]控制器组件136经安排以协调记忆体100的读取、写入、抹除以及其他运算。于一实施例中，控制器组件136经安排以接收并传送来自于上游系统控制器(未图示)的数据。这类的系统控制器可包括，举例来说，一处理器以及一静态随机存取记忆体(SRAM)，其可载入可执行处理器指令以于信号路径106上通讯。于另外的实施例中，控制器组件136与记忆体控制器130的其他部分可嵌入或以其他方式合并进入系统控制器或系统控制器的一部分中。该记忆体控制器可包括具有处理器可执行码编码在其中的处理器可读媒体，其中当由在记忆体控制器130中的一个或多个处理器执行时，致能动作。
[0022]控制器组件136的实施例可包括