闪存存储器控制器的制造方法
【专利说明】
[0001] 本申请要求2012年5月23日提交的US 61/650,604和2013年3月15日提交的 US 13/833,643的权益，这两个申请通过引用被并入本文。
技术领域
[0002] 本申请可涉及在计算机存储器系统中的数据的存储。
【背景技术】
[0003] NAND闪存（FLASH)存储器在电学上被组织为管芯(芯片）上的多个块，且多个管芯 可合并到封装中，封装可称为闪存存储器电路。芯片可具有多于一个平面，以便对擦除、写 和读操作是可单独处理的。块由多个页组成，且页由多个扇区组成。这个术语集合中的一 些术语是来自硬盘驱动器（HDD)技术的遗产；然而，如在闪存存储器装置中使用的，一些适 应被做出。NAND闪存存储器特征在于，数据可被写到存储器的扇区，或包括页的一组连续扇 区。页可在块内按次序被写入，但如果页被省略，则当前的技术不许可写到省略的页，直到 整个块已被擦除为止。这与磁盘存储器相反，其中对在存储器位置中的数据的改变可通过 写到该位置来做出，而不考虑位置的以前状态。块是可被擦除的闪存存储器的最小盘区，且 块必须在被写(编程）有数据之前被擦除。
[0004] NAND闪存的较早版本具有顺序地写到页的扇区的能力，且数据可在扇区基础上被 写入，其中管芯体系结构许可这完成。更近一些，存储器电路制造商正在发展装置体系结 构，使得数据的一页或多页可在写操作中被写入。这包括其中管芯具有两个平面且平面可 被同时写入的实现。所有这些都通过陈述对读取或写入数据的特定约束来可能是装置相关 的，但本文公开的总体方法可容易被本领域中的技术人员改编，以便容纳特定的装置特征。 在闪存存储器中的术语"擦除"和"写"具有下列特性：当擦除或写操作在进行中时，闪存 存储器芯片的平面(操作在该平面上被执行）不可用于对芯片的平面中的任何位置的"读操 作"。
[0005] 常常通过术语扇区、页和块来描述所存储的用户数据，但存在也被存储且必须被 容纳在总体存储器系统设计中的附加内务处理数据。辅助数据(例如元数据、纠错码和以某 种方式与所存储的数据有关的类似数据）常常被称为存储在"备用"区中。然而通常块的页 或数据的块可稍微随意地被划分成可用于数据或用于辅助数据的物理存储器盘区。所以在 用于数据和用于数据的块中的辅助数据的存储量中有一些灵活性，且这通过通常在与存储 器芯片相关联或与包括存储器芯片的模块相关联的一个或多个控制器中的某种形式的操 作系统抽象来管理。辅助数据被存储在可在扇区、页或块基础上分配的备用区中。
[0006] 数据的读取、数据的写入的管理和背景操作(例如损耗均衡和垃圾收集）由系统控 制器使用被称为闪存转换层（FTL)的抽象来执行，如用户所理解的，闪存存储器转换层将 逻辑地址映射到数据值实际上被存储的存储器的物理地址。FTL的一般细节是本领域中的 技术人员已知的，且不在本文被详细描述。FTL或等效形式的使用被假设，且这个讨论采用 FTL的抽象相当于将用户数据的页的地址映射到物理存储器地址的观点。位置可以是块的 页。这并不意在为限制，但这样的假设简化了本文的讨论。
[0007] 为了支持平台上的新NAND闪存部件，常常要求主机软件和硬件改变。由于设计改 变和测试周期，实现这些变化可能是昂贵的。接口特性中的一些接口特性已被标准化，一些 接口特性在正被标准化的过程中，且一些接口特性因为存储器技术在容量、密度和速度上 发展而对制造商是特别的。虽然当设计规则变得更小且每单元位的数量增加时从闪存存储 器单元写和读的速度可降低，数据传输的速度可增加。
[0008] 开放NAND闪存接口（ONFI)工作组(一个工业协会）已经发布了 ONFI NAND V I. 0 规范，其限定50MT/S传输速率，超过遗产NAND 40MT/S传输速率的20%提高。在第二代 (ONFI 2. 2)中，引入异步单数据速率版本，其具有50MT/S最大传输速度，而同步DDR版本的 最大传输速度增加到200MT/S。在最近宣布的规范（0NFI 2. 3)中，引入新纠错NAND (ECC 零NAND)，其中NAND装置执行纠错并向主机提供校正的数据。该规范包括MLC和SLC NAND 两者，并限定单数据速率异步装置和具有匹配ONFI V 2. 2的数据传输速度的数据传输速度 的双数据速率同步装置。具有400MT/S的目标接口速度的ONFI V 3.0已经被宣布。
[0009] 每秒兆传输率(MT)指每秒数据传输(或数据样本）的数量，其中每一个样本出现在 时钟边缘处。在双数据速率系统中，数据在时钟信号的上升沿和下降沿上都被传输。这通 常被考虑为标称速率并可在实践中变化。
[0010] 具有从三星（Samsung)和东芝（Toshiba)可得到的产品的切换模式NAND是没有分 开的时钟信号的异步双数据速率（DDR)NAND设计。这个接口可使能比一般同步双数据速率 存储器芯片更低功率的解决方案，并可保留与较老的NAND接口设计的接口相似性。
[0011] JEDEC也试图编造关于标准接口的协定。然而，NAND闪存存储器技术的快速发展 暗示将继续有可用的多种"非标准"部件，特别是对于强调技术的方面的新产品。
[0012] 因为它使用与在常规NAND中使用的接口类似的异步接口，所以东芝DDR切换模式 NAND例如不要求时钟信号，这意味着它与竞争的同步NAND替换比较使用更少的功率且具 有更简单的系统设计。标称数据传输速度可高达400 MT/s。控制在切换模式NAND中的读 和写使能功能的双向DQS信号只在读或写操作期间消耗功率。在同步DDR NAND中，时钟信 号是连续的，且常常使用更多的功率。
[0013] DDR切换模式NAND接口使用双向DQS (数据选通脉冲）信号来控制数据接口定 时。DQS信号在它将数据写到NAND存储器时由主机驱动，并在NAND存储器发送到主机时由 NAND存储器驱动。DQS信号的每一个上升沿和下降沿与数据传输相关联。DQS信号可被认 为是"源同步的"。也就是说，DQS信号由作为数据的来源的装置提供。
[0014] 被写入的数据页的大小持续增加，其中8KB页在今天是普遍的，且16KB页正被讨 论。只要全页传输被使用，传输效率就被实现。然而，今天的大部分应用依赖于部分页读取 来最小化传输开销。正被包括在封装中的芯片的数量持续增加，使得单个装置的总容量较 大。然而，在给定大小的装置上的管脚的数量是有限的，且因此在封装中的芯片的功能中的 一些功能可能需要由多路装置控制。这可包括芯片使能功能。有效地，存储器密度的增加 正用恒定数量的接口管脚来实现，所以对每一个管脚的吞吐量的要求显著更大。
[0015] 尽管如此，由于过程节点大小的减小和存储在每一个存储器芯片或多芯片封装中 的位的数量的增加，程序时间、读取时间和对纠错码鲁棒性的需要都显示增加的趋势。在这 个意义上，NAND闪存存储器目前在不是半导体技术特有的方向上发展。
[0016] 为了这个说明书的目的，NAND存储器芯片的体系结构和这样的存储器芯片到封装 内的聚集一般被讨论，因为在可得到的产品之间存在细节上的很多变化，且这可能持续一 些时间。
【发明内容】
[0017] 公开了使用闪存存储器的存储系统，其在与闪存存储器电路通信并操作闪存存储 器电路中使用高程度的并行性，以便使相对慢的闪存芯片的操作适于期望较低时延的应 用。并行性使用连接到多个闪存存储器装置的多个物理信令信道来以双向方式实现，其中 当多个芯片（DIE)被包括在每一个闪存存储器装置中时可能有附加级别的并行性。并发性 要求可导致多个装置和装置类型（PHY、存储器封装和DIE)同时处理访问命令。
[0018] 当长数据传输占据信道时，共享物理信令信道呈现命令发布的瓶颈。这样的长数 据传输可以是可中断的，而不失去原始命令上下文以许可命令被发布到其它装置以保持它 们忙碌。
[0019] 使用可中断微码状态机引擎描述了闪存控制器装置以提供这些特征。
[0020] 公开了用于存储数字数据的设备，其具有：控制器；闪存存储器控制器，闪存存储 器控制器与控制器通信并具有多个闪存存储器电路。在闪存存储器控制器和多个闪存存储 器电路的闪存存储器电路之间的写数据传输是可中断的。在一个方面中，控制器和闪存存 储器控制器可共享处理器和缓冲存储器。闪存存储器控制器可具有配置成管理与闪存存储 器电路的通信的状态机。
[0021] 闪存存储器电路可以是共享公共总线的多个闪存存储器芯片，当读命令由闪存存 储器控制器接收并被引导到与写数据传输相同的闪存存储器电路时，在闪存存储器控制器 和闪存存储器电路之间的写数据传输可以可重新开始是可中断的。
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