44]Vl ?V7电压
[0045]fb.strt自我测试开始信号
[0046]ECC错误更正码
[0047]fb_stop自我测试结束信号
[0048]fb_done测试结束信号
[0049]fb_cdwd_cnt测试区段数量
[0050]fb_fail_cnt区段解码失败数量
[0051]500 ?506步骤
【具体实施方式】
[0052]请参考图1，图1为依据本发明一实施例的一种记忆装置100的示意图，其中本实施例的记忆装置100尤其是可携式记忆装置(例如:符合SD/MMC、CF、MS、XD标准的记忆卡)。记忆装置100包括一闪存(Flash Memory>120以及一控制器,所述控制器可为一内存控制器110，且是用来存取闪存120。依据本实施例，内存控制器110包括一微处理器112、一只读存储器(Readonly Memory, ROM) 112M、一控制逻辑114、一缓冲存储器116与一接口逻辑118。只读存储器是用来储存一程序代码112C，而微处理器112则用来执行程序代码112C以控制对闪存120的存取(Access)。此外，控制逻辑114包括一错误更正码(ErrorCorrecting Code, ECC)单兀 130。
[0053]于典型状况下，闪存120包括多个区块(Block)，而所述控制器(例如:通过微处理器112执行程序代码112C的内存控制器110)对闪存120进行复制、抹除、合并数据等运作是以区块为单位来进行复制、抹除、合并数据。另外，一区块可记录特定数量的数据页(Page)，其中所述控制器(例如:通过微处理器112执行程序代码112C的内存控制器110)对闪存120进行写入数据的运作是以数据页为单位来进行写入。
[0054]实作上，通过微处理器112执行程序代码112C的内存控制器110可利用其本身内部的组件来进行诸多控制运作，例如:利用控制逻辑114来控制闪存120的存取运作(尤其是对至少一区块或至少一数据页的存取运作)、利用缓冲存储器116进行所需的缓冲处理、以及利用接口逻辑118来与一主装置(Host Device)沟通。
[0055]另外，请参考图2，图2为依据本发明一实施例的错误更正码单元130的示意图。如图2所示，错误更正码单元130包括一编码器210、一自我测试电路220、一多任务器230以及一数字信号处理器240，其中自我测试电路220包括一随机数据产生器222、一噪声产生器224、一缓冲器226以及一控制信号有限状态机228，且数字信号处理器240包括一缓冲器242以及一译码器244。其中，错误更正码单元130的操作具有两种模式:自我测试模式以及正常操作模式，当错误更正码单元130处于自我测试模式时，自我测试电路220会产生致能信号en至多任务器230以使得数字信号处理器240可以接收来自自我测试电路220中的数据，而自我测试电路220与编码器210会产生测试数据至数字信号处理器240中，并据以输出所需要的测试结果；而当错误更正码单元130处于正常操作模式时，自我测试电路220的全部或部分功能会关闭，多任务器230则会让数字信号处理器240接收内存控制器110于正常操作时所输入的输入控制信号Vc_normal,并产生输出信号Vout_normal至内存控制器110中的其他电路。以下将详细叙述这两种模式的操作细节。
[0056]首先，自我测试模式是用来测试数字信号处理器240中的译码器244的功能是否正常，亦即测试当自闪存120中所读取的数据质量很差时，译码器244是否可以译码出正确的数据。于本实施例中，为了节省内存的使用量以及充分测试译码器244的功能，自我测试电路220使用随机数据产生器222与噪声产生器224以使用很低的数据量来大量产生非常类似实际自闪存120中所读取的数据，特别是自闪存120中所读取的“软信息”。
[0057]举例说明“软信息”的意义，请参考图3，图3为读取闪存120中一内存单元的软信息的示意图，其中所述内存单元是以一浮动闸极晶体管来实作，且曲线302是用来表示当所述内存单元记录信息“O”时的临界电压机率分布图，而曲线304是用来表示当所述内存单元记录信息“I”时的临界电压机率分布图，其中由于写入/抹除次数(program/erasecount, P/E count)及/或数据保留时间(retent1n time)的缘故，内存单元的临界电压分布(亦即曲线302与304)可能会改变或偏移，甚至曲线302与304会重迭，因此，内存控制器110会使用7种不同的电压Vl?V7施加在所述内存单元(浮动闸极晶体管)的闸极，并通过是否侦测到所述内存单元的电流来产生对应的位值。举例来说，假设当施加电压V1、V3、V5、V7时所述内存单元有电流产生(亦即电压V1、V3、V5、V7大于所述内存单元的临界电压值)，且当施加电压V2、V4、V6时所述内存单元没有电流产生(亦即电压V2、V4、V6小于所述内存单元的临界电压值)，则自所述内存单元所读取的软信息为“1010101”;另外，假设当施加电压Vl?V7时所述内存单元均有电流产生(亦即电压Vl?V7均大于所述内存单元的临界电压值)，则自所述内存单元所读取的软信息为“1111111”。需注意的是，以上用来解释“软信息”的细节仅为一范例说明，于本发明的其他实施例中，所施加的电压可以具有其他数量，而不一定是七个。
[0058]此外，在闪存120的结构中，闪存120包括多个区块(block)，每一个区块包括多个数据页(page)，每一个数据页包括多个区段(sector)，而每一个区段则包括多个内存单元，其中“区块”为最小抹除单位，“数据页”为最小读取写入单位(亦即读取数据页时一定要一次读取整个数据页的内容)，因此，图2中的随机数据产生器222与噪声产生器224是用来仿真产生读取一个数据页中所有内存单元的软信息，详细来说，随机数据产生器222与噪声产生器224首先会仿真内存控制器110使用电压Vl来读取一数据页中的每一个内存单元，以产生所述数据页的第一笔数据；接着，随机数据产生器222与噪声产生器224仿真内存控制器110使用电压V2来读取所述数据页中的每一个内存单元，以产生所述数据页的第二笔数据；以此类推，随机数据产生器222与噪声产生器224仿真内存控制器110分别使用电压V3、V4、V5、V6、V7来读取所述数据页中的每一个内存单元，以分别产生所述数据页的第三、四、五、六、七笔数据，而所述数据页的第一至七笔数据则构成所述数据页中每一个内存单元的软信息。
[0059]详细来说，请参考图4，图4为依据本发明一实施例的随机数据产生器222的示意图。如图4所示，随机数据产生器222包括一加扰器410以及一种子储存单元420，其中加扰器410包括多个缓存器Rl?R13与多个加法器412_1?412_12，且种子储存单元420包括多个与缓存器Rl?R13相连的正反器FFl?FF13。在以下的说明中，随机数据产生器222是以图4所示的电路架构来进行说明，然而，图4所示的随机数据产生器222的电路架构并非作为本发明的限制，只要可产生类似的数据，随机数据产生器222中的缓存器、加法器以及正反器的数量可以改变，且随机数据产生器222的电路也可以有其他的实现方式。
[0060]当工程师准备让错误更正