低噪声低参考毛刺的倍频延迟锁定环的制作方法
【技术领域】
[0001] 本发明实施例一般涉及延迟锁定环，并且具体而言涉及具有倍频器的延迟锁定 环。
[0002] 相关技术背景
[0003] 锁相环（PLL)和延迟锁定环（DLL)可被用于执行诸如使时钟信号去偏斜、恢复时 钟信号、合成时钟频率以及实现时钟分布网络等任务。PLL-般采用可变频电路（诸如压控 振荡器（VCO))来将输出信号锁定至参考信号，而DLL -般采用可变延迟电路（诸如压控延 迟线）来将输出信号锁定至输入信号。
[0004] 更具体地，PLL -般包括相位检测器和压控振荡器（VCO)。包括接收控制电压的输 入以及生成振荡输出信号的输出的VCO响应于控制电压来调整振荡输出信号的频率。由相 位检测器和其它环路部件（诸如电荷泵和滤波器）生成的控制电压稳定至使VCO以期望频 率振荡的值。另外，相位检测器的输出处的相位误差趋于零。因此，在操作期间，该环路调 整控制电压从而使VCO在稳定状态中以期望频率振荡并且使输出时钟的相位与参考时钟 的相位具有特定关系。
[0005] DLL -般包括相位检测器和压控延迟线。该环路调整控制电压从而使延迟线提供 期望的延迟（并且相位检测器的输出处的相位误差为零）。具有接收控制电压和输入信号 的输入的压控延迟线选择性地延迟输出信号直到所述输出信号与所述输入信号达成延迟 锁定。对于将时钟频率倍增整数值倍而言DLL可能是比PLL更合意的，因为举例而言DLL 一般比PLL提供更多的稳定性，采用较小的环路滤波器，并且呈现较低的相位噪声。
[0006] 图1示出常规的DLL电路100,该DLL电路100将输出时钟信号CLK_OUT与输入时 钟信号CLK_IN进行延迟锁定。更具体地，DLL电路100包括相位和频率检测器（PFD) 110、 电荷泵120、环路滤波器130和压控延迟线140。晶体振荡器可以生成到PFD 110和延迟线 140的第一输入的振荡时钟信号CLK_IN。PFD 110将CLK_IN的相位与反馈信号CLK_FB作 比较以生成上升（UP)和下降（DN)控制信号，所述上升（UP)和下降（DN)控制信号通过电 荷泵120转换成与这两个时钟的相位差成比例的电荷（Qc)。由电荷泵生成的电荷被滤波器 130滤波（例如，积分）并且作为控制电压Vc提供给延迟线140。包括多个（n个）串联连 接的延迟元件141的延迟线140响应于Vc而选择性地延迟CLK_IN以生成CLK_OUT，所述延 迟元件141提供对应数目个延迟抽头Tl - Tn。以此方式，通过调整延迟线140内的信号延 迟直至CLK_OUT的周期等于CLK_IN的周期，作为反馈信号CLK_FB提供给PFD 110的输出 信号CLK_OUT可以与输入信号CLK_IN同步（例如，延迟锁定）。
[0007] 延迟抽头Tl-Tn提供时钟信号的多个相位延迟（例如，〇 t，〇2,... 〇n)。由此， 图1的DLL 100可以通过对抽头Tl - Tn处的多个时钟相位执行逻辑运算以实现输入信号 CLK_IN的倍频来用作频率合成器。遗憾的是，对由抽头Tl-Tn提供的多个时钟相位执行逻 辑运算可招致不期望的延迟，这进而可能不合意地生成输出时钟信号中的毛刺。将DLL 100 用作倍频器的另一弊端是难以实现倍增因子的可编程性。
[0008] 因此，需要提供一种能将参考频率倍增任意整数值倍且同时最小化输出时钟信号 内的噪声和毛刺的倍频DLL。
[0009] 概述
[0010] 公开了一种延迟锁定环OLL)，所述延迟锁定环能生成具有是输入振荡信号频率 的整数倍的频率的输出振荡信号。根据本发明实施例，DLL包括相位检测器、电荷泵以及压 控振荡器（VCO)。包括用于接收参考信号和反馈信号的输入的相位检测器响应于参考信号 和反馈信号之间的相位差来生成UP控制信号和DN控制信号。耦合至所述相位检测器的电 荷泵响应于UP控制信号和DN控制信号来生成控制电压。VCO生成输出振荡信号、参考信号 和反馈信号，所述VCO包括用于信令所述VCO开始振荡的输入和用于接收控制电压的输入。
[0011] 更具体地，所述相位检测器可以比较参考信号的相位和反馈信号的相位以生成UP 控制信号和DN控制信号，UP控制信号和DN控制信号进而被电荷泵用来调整所述控制电压。 VCO响应于该控制电压来调整输出振荡信号的频率。根据本发明实施例，参考信号和反馈信 号间的相位差可以指示输入振荡信号和输出振荡信号间的相位差。因此，调整控制电压直 至参考信号和反馈信号之间的相位差接近于零可以将输出振荡信号的所选边沿与输入振 荡信号的所选边沿对准。以此方式，输出振荡信号的频率可以被维持在输入振荡信号的频 率的预定整数倍而不使用任何抽头控制型延迟线。
[0012] 对于一些实施例，VCO包括振荡器电路、同步逻辑和控制电路。振荡器电路生成所 述输出振荡信号，并且包括用于生成内部振荡信号的节点。同步逻辑生成参考信号和反馈 信号，并且响应于同步信号来选择性地转发内部振荡信号或输入振荡信号作为输出振荡信 号，所述同步逻辑包括用于接收内部振荡信号、输入振荡信号和同步信号的输入。控制电路 响应于检测到所述输出振荡信号的预定数目个循环来断言所述同步信号，所述控制电路包 括用于接收输出振荡信号的输入。
[0013] 更具体地，在正常振荡模式期间（其可以与同步信号的解除断言相关联），同步逻 辑转发内部振荡信号作为输出振荡信号，并且解除断言参考信号和反馈信号。以此方式， VCO生成具有是输入振荡信号频率的整数倍的频率的输出振荡信号。在同步操作模式期间 (其可以与同步信号的断言相关联），同步逻辑转发输入振荡信号作为输出振荡信号，并且 断言参考信号和反馈信号。在此时间期间，同步逻辑生成信号，这些信号被相位检测器和电 荷泵用来选择性地调整输出振荡信号的频率（例如，通过调整控制电压）直至输出振荡信 号的所选边沿与输入振荡信号的所选边沿对准。
[0014] 如在本文中所描述的，根据本发明实施例的DLL由于数个原因是优于常规DLL的。 第一，通过采用VCO来控制DLL输出信号的振荡频率，根据本发明实施例的DLL相比采用抽 头控制型延迟线的常规DLL可以减少电路面积。事实上，抽头控制型延迟线通常占据大量 面积。可以包括一个或多个缓冲器或反相器的每一抽头具有固定面积，并且所需要的抽头 数目取决于所需的最大延迟。例如，在时钟管理电路中，最大延迟由将要支持的最低频率指 定。因此，抽头控制型延迟线的设计需要在布局面积和所支持的频率范围之间折衷。
[0015] 第二，通过采用VCO而不是抽头控制型延迟线，本发明实施例的DLL可以生成具有 最小失真和占空比误差的输出振荡信号。例如，延迟线中各个延迟抽头的上升时间和下降 时间之间的差值可导致输出信号占空比中不期望的变化。事实上，对于其中输入信号具有 高频率的应用而言，抽头控制型延迟线的占空比失真可以导致时钟脉冲完全消失。与之相 反，例如因为VCO周期性地将输出振荡信号与输入振荡信号同步而不使用抽头控制型延迟 线，本发明实施例的DLL不遭受此类占空比失真。
[0016] 附图简述
[0017] 本发明各实施例是作为示例来解说的，且不旨在受附图中各图的限制，其中：
[0018] 图1是常规DLL的框图；
[0019] 图2是根据一些实施例的DLL的框图；
[0020] 图3A是根据一些实施例的在图2的DLL电路中可以采用的VCO电路的一个实施 例的框图；
[0021] 图3B示出根据一些实施例的可以用作图3A的VCO电路中的（诸）延迟元件的压 控延迟元件；
[0022] 图4是根据一些实施例的可以用作图3B的延迟元件中的上拉电路的可编程上拉 电路的电路图；
[0023] 图5是根据一些实施例的可以用作图3B的延迟电路中的电容器的可编程电容器 电路的电路图；
[0024] 图6A是根据一些实施例解说图2的DLL电路的示例性操作的波形图；
[0025] 图6B是解说在快速VCO情况下图2的DLL电路的示例性操作的波形图；
[0026] 图6C是解说在慢速VCO情况下图2的DLL电路的示例性操作的波形图；
[0027] 图6D是图3A的VCO电路的示例性操作的解说性流程图；
[0028] 图7描绘DLL输出信号上的电荷泵静态相位误差的影响；以及
[0029] 图8是可以在图2的DLL电路中采用的电荷泵电路的一个实施例的框图。
[0030] 相同的附图标记贯穿全部附图指示对应的部件。
[0031] 详细描述
[0032] 在以下详细描述中，将阐述众多具体细节来提供对本公开的透彻理解。同样，在以 下描述中并且出于解释目的，阐述了具体的命名以提供对本发明各实施例的透彻理解。然 而，对于本领域技术人员将明显的是，可以不需要这些具体细节就能实践本发明各实施例。 在其他实例中，以框图形式示出公知的电路和设备以避免混淆本公开。如本文所使用的，术 语"耦合"意味着直接连接到、或通过一个或多个居间组件或电路来连接。本文所描述的各 种总线上所提供的任何信号可以与其他信号进行时间复用并且在一条或多条共用总线上 提供。另外，各电路元件或软件块之间的互连可被示为总线或单信号线。每条总线可替换 地是单信号线，而每条单信号线可替换地是总线，并且单线或总线可表示用于各组件之间 的通信的大量物理或逻辑机制中的任一个或多个。此外，对于至少一些实施例，输入振荡信 号和输出振荡信号可以分别是输入时钟信号和输出时钟信号。
[0033] 图2是根据本发明实施例的延迟锁定环（DLL)电路200的框图。如下所述，DLL电 路200可用于倍频，因此DLL电路200的实施例在本文中可被称作倍频DLL。如图2所描绘 的，DLL电路200包括相位和频率检测器（PFD) 210、电荷泵220、环路滤波器230和压控振荡 器（VC0)240。PFD 210包括接收参考振荡信号（OSC_REF)和反馈振荡信号（OSC_FB)的输 入，并且包括生成UP控制信号和DN控制信号的输出。电荷泵220包括接收UP控制信号和 DN控制信号的输入，并且包括生成电荷Qc的输出。环路滤波器230可以是任何合适的环 路滤波器，所述环路滤波器230对由电荷泵生成的电荷进行滤波（例如，积分）以生成用于 VCO 240的控制电压VC。VCO 240包括接收由晶体振荡器250提供的输入振荡信号（XTAL) 的第一输入，接收控制电压VC的第二输入，生成输出振荡信号（OUT)的第一输出，生成振荡 参考信号〇SC_REF的第二输出，以及生成振荡反馈信号0SC_FB的第三输出。
[0034] 尽管输入信号XTAL在图2中描绘为由晶体振荡器250生成，但对于其他实施例， 输入信号XTAL可以由其它部件生成