0 (2)和SR锁存器110的实施例，延迟元件350可以被修改成以相对缓慢的方式 响应于Start信号的下降沿而解除断言SET或RESET信号，并且以相对快速的方式响应于 Start信号的上升沿而断言SET或RESET信号。
[0081] 对于一些应用，按比调整控制电压Vc所允许的更大的离散步长来调整振荡频率 可能是合意的。对于图3B的延迟元件350,振荡频率可以通过如下方式按更大的离散步长 来调整：（1)将上拉电路360划分成数个可独立选择的充电电路并随后选择性地启用一个 或多个此类可个体选择的充电电路（例如，递增地调整提供给图3B的电容器C的充电电 流）和/或⑵将电容器C划分成数个可个体选择的电容器电路并随后选择性地启用一个 或多个此类可个体选择的电容器电路（例如，递增地调整图3B的电容器C的电容值）。以 此方式，二进制加权划分技术可用于对图3B的延迟元件350提供的延迟周期进行编程，例 如如以下结合图4和5更加详细描述的。
[0082] 例如，图4示出可用作图3B的延迟元件350的上拉电路360的可编程上拉电 路400。上拉电路400可以包括并联耦合的任何数目n个可个体选择的上拉或充电电路 410 (1)-410 (n)，以便为图3B的延迟元件350的电容器C提供可调整的充电电流IT(rtal。如图 4中所示，可个体选择的充电电路410(1)-410 (n)中的每一个包括串联耦合在VDD和节点 N1之间的第一 PM0S晶体管MP1 (x)和第二PM0S晶体管MP2 (x)，以便提供可用于给延迟元 件350的电容器C充电的对应电流IrIn。第一 PM0S晶体管MP1 (1)-MP1 (n)的栅极由Start 信号和/或启用信号EN2-ENn中对应的一个控制，并且PM0S晶体管MP2 (1) -MP2 (n)的栅极 由控制电压Vc控制。
[0083] 对于图4的示例性实施例，第一充电电路410(1)被维持在导电状态，并且Start 信号经由反相器411被提供给其上拉晶体管MP1 (1)，从而使Start信号到逻辑高的断言导 通晶体管MP1 (1)，而Start信号到逻辑低的解除断言截止晶体管MP1 (1)。响应于对应的启 用信号EN2-ENn，其它可个体选择的充电电路410 (2) -410 (n)中的每一个可被选择性地启 用，启用信号EN2-ENn在对应的与非门412 (2)-412 (n)中与Start信号在逻辑上被组合。因 此，例如，为了启用充电电路410(2)，EN2被驱动成逻辑高，这致使与非门412(2)向MP1 (2) 的栅极传递Start信号的逻辑补码。以此方式，与非门412 (2)当Start信号为逻辑高时导 通晶体管MP1 (2)而当Start信号为逻辑低时截止晶体管MP1 (2)。相反地，为了禁用充电 电路410(2)，EN2被驱动成逻辑低，由此迫使与非门412 (2)的输出成逻辑高并维持晶体管 MP1 (2)处于非导电状态。
[0084] 因此，通过启用较多数量的充电电路410(1)-410 (n)，可以按离散量增加用于对电 容器C进行充电的电流IT()tal的量，并且通过启用较少数量的充电电路410(l)-410(n)，可以 按离散量减少用于对电容器C进行充电的电流IT()tal的量。
[0085] 对于图4的示例性实施例，充电电路410(1)-410 (n)中的每一个被示为接收相同 的控制电压信号Vc。对于其它实施例，充电电路410(1)-410 (n)中的每一个可以接收其自 己的控制电压，由此允许附加地调整由电路400所提供的用于对图3B中的电容器C进行充 电的总电流 【Total 0
[0086] 图5示出可用作图3B的延迟元件350中的电容器C的可编程电容器电路500。电 容器电路500可以包括并联耦合的任何数目n个可个体选择的电容器电路510 (1) -510 (n)， 以便为图3B的延迟元件350提供可调整的电容器C。如图5中所示，第一电容器电路510(1) 包括耦合在节点N1和接地电势之间的电容器C1。其它电容器电路510 (2)-510 (n)包括相 应的电容器C2-Cn，如图5所描绘的，电容器C2-Cn可以分别响应于启用信号EN2-Enn被选 择性地耦合在节点N1和接地电势之间。
[0087] 更具体地，第一电容器电路510(1)包括耦合在节点N1和接地电势之间的电容器 C1，并且包括与电容器C1并联耦合（即，也耦合在节点N1和接地电势之间）的NM0S旁路 晶体管MN4(1)。晶体管MN4(1)的栅极经由反相器511接收Start信号。因此，第一电容 器电路510(1)维持在启用状态，其中Start信号的逻辑状态控制节点N1是否经由晶体管 MN4(1)短接至接地电势。例如，当Start信号被断言成逻辑高时，反相器511驱动晶体管 丽(4)的栅极成逻辑低，由此截止晶体管丽(1)以允许（例如，通过图3B的上拉电路360) 朝VDD对电容器C1充电。相反地，当Start信号被解除断言成逻辑低时，反相器511驱动 晶体管MN4⑴的栅极成逻辑高，由此导通晶体管MN4⑴并对节点N1快速放电朝接地电势 拉低。
[0088] 响应于对应的启用信号EN2_ENn，可以选择性地启用其它可个体选择的电容器电 路510 (2)-510 (n)中的每一个。对于电容器电路510 (2)-510 (n)中的每一个，对应的启用 信号被提供给NM0S隔离晶体管MN5的栅极，并且对应的启用信号的补码经由或非门512与 Start信号在逻辑上被组合以控制对应的旁路晶体管MN4.512(n)的栅极。例如，第二电容 器电路510 (2)包括串联耦合在节点N1和接地电势之间的电容器C2和NM0S晶体管丽5 (2)， 并且包括与电容器C2并联耦合的NM0S旁路晶体管MN4(2)。晶体管MN5(2)的栅极接收对 应的启用信号EN2,并且晶体管MN4 (2)的栅极经由或非门512 (2)接收Start信号和1巧的 逻辑组合。
[0089] 在操作中，通过断言EN2为逻辑高可以启用电容器电路510 (2)，该EN2导通晶体管 丽5 (2)并允许Start信号控制旁路晶体管MN4 (2)的栅极。更具体地，当电容器510 (2)被 启用时，Start信号断言成逻辑高经由或非门512(2)驱动晶体管MN4(2)的栅极成逻辑低， 由此维持晶体管MN4(2)处于非导电状态以允许电容器C2被充电朝VDD升高（例如，通过 图3B的上拉电路360)。相反地，Start信号解除断言成逻辑低经由或非门512(2)驱动晶 体管MN4(2)的栅极成逻辑高，由此导通晶体管MN4(2)并经由晶体管MN4(1)对节点N1放 电朝接地电势降低。
[0090] 为了禁用电容器电路510(2)，EN2可被解除断言成逻辑低，这截止晶体管丽5 (2) 以将电容器C2与接地电势隔离。结果产生的的逻辑高状态迫使晶体管MN4(2)的栅极 成逻辑低，由此维持晶体管MN4(2)处于非导电状态以防止短路到接地电势。
[0091] 因此，可编程电容器电路500中节点N1和接地电势之间的电容量可以通过启用较 多数量的可个体选择的电容器电路510 (2)-510 (n)来增加，并且可以通过启用较少数量的 可个体选择的电容器电路510(2)-510(n)来减少。以此方式，充满电路500的总电容值C 所需的时间以及因此与图3B的延迟元件350相关联的延迟周期的幅值可以使用启用信号 EN2~ENn来动态地调整。
[0092] 如上所述，由图4的可编程上拉电路400和/或图5的可编程电容器电路500提 供的编程功能允许图3B的延迟元件350既可以提供大的又可以提供小的对与延迟元件350 相关联的延迟周期的调整量。因此，通过调整充电电流量（例如，使用图4的可编程上拉 电路400)、通过调整充电电容器的电容（例如，使用图5的可编程电容器电路500)或通过 调整这两者，可以改变由延迟元件350提供的延迟周期的大小。如上所述，使用启用信号 EN2-ENn可以调整由图4的实施例提供的充电电流和由图5的实施例提供的电容值。
[0093] 此外，注意图4和图5描绘了可编程上拉电路400和可编程电容器电路500接收 同一组启用信号。但是，对于其他实施例，控制图4的可编程上拉电路400的那组启用信号 可以与控制图5的可编程电容器电路500的那组启用信号不同。
[0094] 在说明书前述篇幅中，本发明各实施例已参照其具体示例性实施例进行了描述。 然而将明显的是，可对其作出各种修改和改变而不背离如所附权利要求中所阐述的本公开 更宽泛的精神和范围。相应地，本说明书和附图应被认为是解说性而非限制性的。
【主权项】
1. 一种延迟锁定环（DLL)电路，包括： 相位检测器，所述相位检测器包括用于接收第一信号的第一输入、用于接收第二信号 的第二输入、第一输出、以及第二输出， 其中所述相位检测器： 将所述第一信号与所述第二信号作比较，以及 响应于将所述第一信号与所述第二信号作比较： 在所述第一输出上生成第一控制信号，以及 在所述第二输出上生成第二控制信号； 电荷泵，所述电荷泵耦合至所述相位检测器以： 从所述相位检测器接收所述第一控制信号和所述第二控制信号，以及 响应于接收到所述第一控制信号和所述第二控制信号来生成电压；以及 耦合至所述电荷泵的压控振荡器（VCO)，所述压控振荡器包括用于接收输入振荡信号 的第一输入和用于接收所述电压的第二输入，其中所述VCO生成输出振荡信号、所述第一 信号和所述第二信号。2. 如权利要求1所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。3. 如权利要求1所述的DLL电路，其特征在于，所述VCO提供与所述输出振荡信号的周 期对应的延迟周期。4. 如权利要求1所述的DLL电路，其特征在于，所述相位检测器响应于由所述VCO生成 的所述第一信号的相位和所述第二信号的相位之间的比较来选择性地断言所述第一控制 信号和所述第二控制信号。5. 如权利要求1所述的DLL电路，其特征在于，所述输出振荡信号的频率包括所述输入 振荡信号的频率的整数倍。6. 如权利要求1所述的DLL电路，其特征在于，所述VCO包括： 振荡器电路，所述振荡器电路响应于所述电压来生成所述输出振荡信号；以及 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准。7. 如权利要求6所述的DLL电路，其特征在于，所述VCO进一步包括： 耦合至所述振荡器电路和所述同步逻辑的控制电路，所述控制电路响应于检测到所述 输出振荡信号的预定数目个循环来断言所述同步信号。8. 如权利要求7所述的DLL电路，其特征在于，所述VCO的所述振荡器电路包括：