341对信号StartA的所选边沿（例如，正边沿）的数目计数。当计数值 达到预定阈值时，计数器341可以断言触发信号，其致使控制电路340翻转控制信号EXP_ EDGE的逻辑状态。以此方式，预定的阈值可以被用于提供用于在生成输出信号OUT时对输 入信号XTAL的频率进行倍增的整数值。
[0050] 以下关于图6A的解说性时序图601和图6D的解说性流程图650来描述用于生成 输出振荡信号OUT的VC0 300的示例性操作，所述输出振荡信号OUT具有是输入信号XTAL 的频率的整数n倍（n = 4)的频率（例如，fQUT= 4*f XTAJ。当输入信号XTAL在时间t0处准 备好时，控制电路340断言同步信号EXP_EDGE为逻辑高，这导致MUX 331将输入信号XTAL 转发至第一延迟元件320 (1)的输入，由此允许信号XTAL初始化由SR锁存器310和延迟元 件320(1)-320 (2)形成的振荡器电路305的操作（652)。一旦接收到输入信号XTAL的正边 沿，第一延迟元件320(1)就在与第一延迟元件320(1)相关联的第一延迟周期D1之后断言 其输出信号RESET为逻辑高（654)。在时间tl，结果产生的RESET的逻辑高状态致使SR锁 存器310驱动其Q输出（以及因此信号Start_VCO)成逻辑低并且驱动其1;输出（以及因 此信号StartB)成逻辑高（656)。
[0051] 正是由于在时间tl处RESET信号被第一延迟元件320(1)从逻辑低断言成逻辑 高，因此控制电路340解除断言EXP_EDGE为逻辑低。响应于此，MUX331将SR锁存器310的 Q输出耦合到第一延迟元件320(1)的输入，由此从SR锁存器310的Q输出提供信号Start_ VCO既作为到第一延迟元件320 (1)的信号StartA，又作为VCO的输出信号OUT (658)。以此 方式，MUX 331闭合SR锁存器310的Q输出与第一延迟元件320(1)的输入之间的环路，由 此允许振荡器电路305开始独立于输入信号XTAL地振荡。
[0052] 响应于StartB的所断言的逻辑高状态，第二延迟元件320(2)在其相关联的延迟 周期D2之后断言其输出信号SET为逻辑高（660)。在时间t2,结果产生的SET的逻辑高状 态致使SR锁存器310驱动其Q输出（以及因此信号Start_VC0)成逻辑高并且驱动其S输 出（以及因此信号StartB)成逻辑低（662)。以此方式，从输入信号XTAL导出的正时钟边 沿循环经过振荡器电路305以产生具有周期T的振荡输出信号OUT。如图6A所描绘的，输 入信号XTAL具有周期4T。
[0053] 如上所述，对于本文所述的图3A的示例性实施例，VC0 300生成输出信号OUT，所 述输出信号OUT具有是输入信号XTAL的频率的n = 4倍的频率。因此，输入信号XTAL的 正边沿应当与输出信号OUT的每第n = 4个正边沿对准。为了确保输出信号OUT保持与输 入信号XTAL同步，控制电路340可以每隔输出信号OUT的n = 4个周期选择MUX 331的第 二输入来接收输入信号XTAL以允许输入信号XTAL的正边沿复位（例如，重新对准）输出 信号OUT的正边沿。
[0054] 更具体地，在时间t3 (这在VC0的输出信号OUT的约3. 5个周期之后发生），控制 电路340断言EXP_EDGE为逻辑高，这进而允许与门332响应于Start_VC0而选择性地断言 0SC_FB并且允许与门333响应于XTAL而选择性地断言0SC_REF(664)。此后，信号0SC_FB 和信号〇SC_REF可以被PFD210作比较并被电荷泵220处理以生成控制电压Vc(666)，并且 控制电压Vc可被用于调整输出信号OUT的振荡频率（668)。
[0055] 对于一些实施例，响应于计数器341检测到信号StartA的3. 5个周期，控制电路 340可以断言EXP_EDGE。响应于此，MUX 331转发信号XTAL作为到第一延迟元件320(1)的 StartA，由此允许信号XTAL的在时间t4处的下一个正边沿循环经过振荡器305并且触发 StartB的下一正边沿。以此方式，输入信号XTAL的正边沿可以被用来复位（例如，重新对 准）循环经过振荡器305的时钟边沿，由此在信号XTAL和OUT之间维持延迟锁定。
[0056] 注意，因为信号Start_VC0在时间t4处转变成逻辑高同时EXP_EDGE被断言成逻 辑高，所以在时间t4处，与门332断言反馈信号0SC_FB成逻辑高。类似地，因为信号XTAL 在时间t4处转变成逻辑高同时EXP_EDGE被断言成逻辑高，所以在时间t4处，与门333断 言参考信号〇SC_REF成逻辑高。还是参考图2，PFD210比较参考信号0SC_REF和反馈信号 0SC_FB之间的相位差以生成调整用于VC0 300的控制电压V。的UP信号和DN信号。在一 个实施例中，当信号〇SC_REF和信号0SC_FB彼此同相时（例如，其指示输出信号OUT与晶 体振荡器信号XTAL恰当地对准），如图6A中所描绘的，PFD 210将不调整（或将仅仅作出 小调整）控制电压Vc。
[0057] 接着，在时间t5,控制电路340再次解除断言EXP_EDGE成逻辑低。对于一些实施 例，响应于在EXP_EDGE的断言之后计数器341检测到信号StartA的1个周期，控制电路 340可以解除断言EXP_EDGE。响应于EXP_EDGE的解除断言的状态，MUX 331将SR锁存器 310的Q输出耦合到第一延迟元件320(1)的输入，由此从SR锁存器310的Q输出提供信 号Start_V⑶既作为到第一延迟元件320(1)的信号StartA，又作为VCO 300的输出信号 OUT。以此方式，MUX 331再次闭合SR锁存器310的Q输出与第一延迟元件320(1)的输入 之间的环路，由此允许振荡器电路305再一次独立于输入信号XTAL地振荡。
[0058] 还是参考图3A，如果VC0输出信号OUT开始相对于输入信号XTAL漂移，则反馈 环路可以重新对准循环经过振荡器305的时钟边沿，从而使输出信号OUT变得与输入信号 XTAL对准。例如，图6B是解说图3A的VC0 300校正"快速VC0"情况的的示例性操作的 波形图602,在"快速VC0"情况下期望降低输出信号OUT的频率（例如，相对于输入信号 XTAL)。如图6B所描绘的，输出信号OUT具有比图6A的输出信号OUT的期望周期T短的周 期T'，并且因此在输入信号XTAL的单个周期内可以发生信号OUT多于4个循环。因此，例 如，在图6B中的输出信号OUT在时间t2'处完成周期时，输出信号OUT应当不会在时间t2 之前完成周期。因此，为了将输出信号OUT的上升沿与输入信号XTAL的上升沿重新对准， 同步逻辑330减慢振荡器电路305。
[0059] 更具体地，在信号StartA的约3. 5个周期之后，在时间t3'处，控制电路340断言 EXP_EDGE成逻辑高。响应于此，MUX 331转发输入信号XTAL作为到第一延迟元件320 (1) 的输入的StartA。以此方式，信号StartA的下一个正边沿被输入信号XTAL的下一个正边 沿（例如，而不是被信号Start_VC0的下一个正边沿）触发。此外，因为EXP_EDGE被断言， 所以信号Start_VC0的下一个正边沿致使与门332在时间t3a处断言反馈信号0SC_FB成 逻辑高，并且输入信号XTAL的下一个正边沿致使与门333在时间t4处断言参考信号0SC_ REF成逻辑高。
[0060] 图2的PFD 210比较0SC_FB和0SC_REF之间的相位差，并且响应于此，正好在时 间t3a之后断言DN信号且正好在时间t4之后断言UP信号。因为DN信号被断言早于且长 于UP信号，所以电荷泵220以致使VC0 300降低其输出信号OUT的振荡频率的方式来调整 (例如，降低）控制电压Vc。因此，当控制电路340在时间t5处解除断言EXP_EDGE时（这 致使MUX 331转发信号Start_VC0作为信号StartA)，输出信号OUT再次与输入信号XTAL 同步。因此，对于图6B的示例性实施例，反馈信号0SC_FB的断言早于且长于参考信号0SC_ REF的断言致使VCO 300降低输出信号OUT的振荡频率直到输出信号OUT与输入信号XTAL 达成延迟锁定。
[0061] 图6C是解说图3A的VC0 300校正"慢速VC0"情况的示例性操作的波形图603， 在"慢速VC0"情况下期望增高输出信号OUT的频率（例如，相对于输入信号XTAL)。如图 6C所描绘的，输出信号OUT具有比图6A的输出信号OUT的期望周期T短的周期T"，并且 因此在输入信号XTAL的单个周期内发生信号OUT的少于4个循环。因此，为了将输出信号 OUT的上升沿与XTAL的上升沿重新对准，同步逻辑330可加速振荡器电路305。
[0062] 更具体地，在信号StartA的约3. 5个周期之后，在时间t3"处，控制电路340断 言EXP_EDGE成逻辑高。响应于此，MUX 331转发信号XTAL作为到第一延迟元件320 (1)的 输入的StartA。以此方式，信号StartA的下一个正边沿被信号XTAL的下一个正边沿（例 如，而不是被信号Start_VCO的下一个正边沿）触发。此外，因为EXP_EDGE被断言，所以信 号XTAL的下一个正边沿致使与门333在时间t4处断言参考信号OSC_REF成逻辑高，并且 信号Start_VCO的下一个正边沿致使与门332在时间t4a处断言反馈信号OSC_FB成逻辑 尚。
[0063] 图2的PFD 210比较OSC_FB和OSC_REF之间的相位差，并且响应于此，正好在时 间t4之后断言UP信号且正好在时间t4a之后断言DN信号。因为UP信号被断言早于且长 于DN信号，所以电荷泵220以致使VCO 300增高其输出信号OUT的振荡频率的方式来调 整（例如，增高）控制电压Vc。因此，当控制电路340在时间t5处解除断言EXP_EDGE时 (这致使MUX331转发信号Start_VC0作为信号StartA)，振荡器输出信号OUT再次与信号 XTAL同步。因此，对于图6C的示例性实施例，参考信号0SC_REF的断言早于且长于反馈信 号0SC_FB的断言致使VC0 300增高输出信号OUT的振荡频率直到输出信号OUT与输入信 号XTAL达成延迟锁定。
[0064] 注意，可以存在针对由VC0 300提供的输出信号OUT的振荡频率的下限。例如，如 果在采集阶段期间，输入信号XTAL的下一边沿在断言信号EXP_EDGE之前到达，则图2的 PFD 210可以不生成致使VC0 300增加振荡频率的控制信号UP和DN值，并且因此图2的 DLL 200可能达不到期望的稳定状态。对于上面讨论的n = 4