的倍频因子，如果输入信号 XTAL的下一边沿在完成VC0输出信号StartA/OUT的3. 5个循环之前发生（例如，触发EXP_ EDGE的断言），则DLL 200可能达不到其稳定状态。
[0065] 因此，根据本发明实施例，如果检测到输入信号XTAL的下一个边沿出现在控制信 号EXP_EDGE被断言之前，则分离的电路块/机构（例如，采集逻辑，出于简化起见未示出） 被激活并且上述的相位校正机制被旁路掉。在此情况下，VC0 300、PFD 210和计数器341 可以被维持在复位状态直到输入信号XTAL的后续边沿出现。此后，输入信号XTAL的后续 边沿可以开始循环经过VC0 300的两个延迟元件320 (1) -320 (2)。以此方式，UP信号可被 断言以致使VC0 300增大输出信号OUT的振荡频率（例如，在没有DN信号被断言时）。因 为在采集逻辑被激活时可能不会生成UP信号，因此UP信号可以在VC0输出信号OUT的下 一个周期的前一半期间被断言。
[0066] 注意，即使输入信号XTAL的下一边沿在VC0输出信号的3. 5个周期处或甚至稍后 处出现，也可以激活采集逻辑。例如，如在图6C的慢速VC0情况中所描绘的，在信号StartA 被解除断言之后且在输入信号XTAL的下一个边沿出现之前可以为第一延迟元件320 (1)的 复位而缩短可用的时间间隔。在信号StartB在VC0输出信号的第4个周期的结尾处被解 除断言之后且在信号StartB在下一个循环的半个周期后被再次断言之前，同样可为第二 延迟元件320(2)的复位而缩短可用的时间间隔。由于与复位延迟元件320(1)-320(2)相 关联的时间，因此除非输入信号XTAL的下一个边沿明显晚于VC0输出信号的3. 5个周期到 达，否则采集逻辑激活。
[0067] 再次参考图2,要注意一些常规的电荷泵可能具有与从PFD 210收到的UP信号和 DN信号相关的失配电流，并且还可以注入寄生电荷到响应于UP信号和DN信号而生成的控 制电压Vc中。更具体地，如果PFD 210对UP信号和DN信号的断言相互对准（例如，在相 同的时间处），则电荷泵220的常规实施例可以在每一参考循环期间注入寄生电荷到控制 电压（Vc)中。为了抵消注入Vc的寄生电荷，UP信号和DN信号的断言可以偏移一个时间 偏移值△ T从而使电荷泵220在每一循环增加零电荷。时间偏移值△ T可以被表示为： Aintewp-t#*?。然而，将up信号和DN信号的断言暂时间隔开时间偏移值A T可以致使 VCO 240以错误频率操作，并且还可以致使VCO输出信号占空比中的失衡，例如如图7所描 绘的。此外，将UP信号和DN信号的断言偏移A T可能在DLL的输出信号OUT的频谱内产 生参考毛刺。
[0068] 图8解说了是图2的电荷泵220的一个实施例的电荷泵800。如图8中所示，电荷 泵电路800包括主电荷泵810、副电荷泵820以及运算放大器（运放）830。主电荷泵810包 括：接收UP信号和DN信号的输入、接收校准电压信号（V eAJ的控制输入、以及生成控制电 压^(例如，被提供给图2的DLL 200的VC0 240)的输出。主电荷泵810的输出电容可以 由主电荷泵电容CM来建模。副电荷泵820包括接收UP信号和DN信号的输入、接收V ^的 控制输入、以及生成副控制电压％的输出。副电荷泵820的输出电容可以由副电荷泵电容 CK来建模。对于一些实施例，主电荷泵810和副电荷泵820可以是任何适用的电荷泵。对 于一个实施例，副电荷泵820可以小于主电荷泵810,以便例如减少面积和功耗。
[0069] 运放830包括从主电荷泵810接收V。的正输入、从副电荷泵820接收VK的负输 入、以及生成校准电压信号的输出。在操作中，运放830比较V^VK以生成V^，并且 因此校准电压指示控制电压V。和副控制电压VK之差。
[0070] 更具体地，可以响应于校准电压信号来调整与UP信号和/或DN信号的断言 相关联的主电荷泵810内的电流，以修改其对应的向上电流和向下电流的相对幅值。类似 地，可以响应于校准电压信号来调整与UP信号和/或DN信号的断言相关联的副电荷 泵820内的电流，以修改其对应的向上电流和向下电流的相对幅值。但是，根据本发明实施 例，在UP信号和DN信号被提供给主电荷泵810的相应UP输入端和DN输入端时，UP信号 和DN信号被反向并且被提供给副电荷泵820的相应DN输入端和UP输入端（例如，如图8 中描绘的）。以此方式，可以响应于来调整由副电荷泵820生成的副控制电压V K，直到 %等于由主电荷泵810生成的控制电压Vc。
[0071] 更具体地，因为主电荷泵810和副电荷泵820接收相同的UP输入信号和DN输入信 号，接收相同的校准电，并且分别生成相等的输出电压VjPVK，因此主电荷泵810和副 电荷泵820应当在其输入端呈现相同的定时偏移值。因此，尽管主电荷泵810的定时偏移 值可以被表达为A T81(i= tstartUP_tstartDN，副电荷泵820的定时偏移值可以被表达为A T82(i =tstartDN-tstartUP(例如，因为输入信号UP和DN针对副电荷泵820被反向）。这隐含A T 81Q =- A T82(l。结果，电荷泵电路800的总时间偏移值变成0,并且相位误差被校准。
[0072] 再次参考图3A，振荡器305由于数个原因而优于常规环形振荡器。第一，振荡器 305可以仅使用两个延迟元件320(1)和320(2)来生成振荡输出信号（例如，这两个延迟 元件分别在锁存器310的Q输出和复位输入之间引入第一外部可调整预定延迟周期D1，并 且在锁存器310的f 5:输出和置位输入之间引入第二外部可调整预定延迟周期D2)。与之相 反，常规环形振荡器一般需要大于1的奇数个延迟级（例如，3个或更多个）以启用输出信 号中的逻辑状态转变（以及因此的振荡）。
[0073] 与常规的弛张振荡器相比，图3A的振荡器305更小且没那么复杂。不同于许多的 常规弛张振荡器，图3A的振荡器305不包括电压比较器或RC滤波器，并且不依赖于参考电 压或参考电流的生成。事实上，振荡器305的简化可以允许其使用数字电路（例如，而不是 模拟电路）来实现。
[0074] 此外，对于图3A的振荡器305,在每一个振荡周期内，单个上升或正边沿传播经过 所有电路元件（例如，延迟元件320(1)-320(2)以及门NOR1-NOR2) -次，这对于一些实施 例可能是有利的。与之相反，常规环形振荡器一般在每一振荡周期内既传播正边沿又传递 负边沿（例如，彼此异相180度的边沿）经过该环。对于图3A的振荡器305, 一旦单个边沿 在振荡器周期内最后一次进入第二延迟320(2)(即，振荡器相位进入参考周期内最后一个 振荡周期的后半周期，并且EXP_EDGE信号被断言），则第一延迟320 (1)被复位并且准备好 从晶体振荡器250接收新边沿。对于常规环形振荡器，当振荡器相位进入参考周期内最后 一个振荡周期的后半周期且新边沿必须进入该环时，已经存在将生成〇SC_FB信号的在该 环内循环的相反极性的边沿，并且这两个边沿可能相互冲突及吞并或以其它方式交互并不 利地影响DLL的操作。
[0075] 如上所述，对于一些实施例，可以使用传播正的或上升沿比负的或下降沿更 快的延迟元件320(1)-320(2)来实现图3A的振荡器305。对于其它实施例，延迟元件 320(1)-320 (2)例如可以配置成传播正边沿比负的或下降沿更快，从而使振荡器305传播 单个负边沿经过电路元件310和320 (1) -320 (2)，以在Q端和S端生成互补的振荡输出信 号。对于此类的其它实施例，SR锁存器110的或非门NOR1和NOR2可以被与非门替代。
[0076] 对于一些实施例，压控延迟元件可以用于振荡器305的延迟元件320(1)和 320(2)。例如，图3B示出是图1的延迟元件320(1)和/或320 (2)的一个实施例的延迟元 件350。延迟元件350被示为包括CMOS反相器INV1-INV2、PMOS晶体管MP1-MP3、NMOS晶 体管丽1和丽3、以及电容器C。INV1具有接收关联的Start信号的输入，并且具有在节点 N0处耦合至晶体管MP1和丽1的栅极的输出。晶体管MP1和MP2串联耦合在VDD和充电节 点N1之间，并且下拉晶体管丽1耦合在节点N1和接地电势之间。晶体管MP2包括接收控 制电压（V。）的栅极，并且可以因此与晶体管MP1-起作为压控电流源操作。电容器C耦合 在节点N1和地电势之间，其中在节点N1处MP2和丽1共耦的源极给电容器C提供斜坡电 压（V ramp)。晶体管MP3和丽3串联耦合在VDD和接地电势之间，并且形成具有在节点N1处 的输入和在节点N2处的输出的反相器。INV2具有耦合至节点N2的输入和生成相关联的信 号SET或RESET的输出。
[0077] 在操作中，晶体管MP1-MP2可以充当弱上拉电路360,该上拉电路通过在电容器C 的上极板上产生斜坡电压来给电容器C缓慢充电，而晶体管丽1可以充当对电容器C 快速放电的强下拉电路。提供给晶体管MP2的栅极的控制电压（Vc)调整电容器C的充电 电流，并且因此可以通过调整与响应于Start信号中的正边沿而断言SET或RESET信号为 逻辑高相关联的延迟周期来调整振荡频率。
[0078] 更具体地，当输入Start(开始）信号从逻辑低转变成逻辑高时，反相器INV驱动 N0朝接地电势变低。响应于此，NM0S晶体管丽1截止并将节点N1和地电势隔离开，并且 PM0S晶体管MP1导通。控制电压Vc被驱动到使PM0S晶体管MP2导通的电平（例如，比MP2 的阈值电压低的正电压），由此朝VDD拉高节点N1并对电容器C充电。可以通过调整控制 电压Vc来调整晶体管MP2给电容器C充电的速度。当节点N1处的电压超过由晶体管MP3 和丽3形成的CMOS反相器的阈值电压时，晶体管MP3截止且晶体管丽3导通，由此朝接地 电势拉低节点N2。响应于此，反相器INV2断言SET或RESET信号成逻辑高状态。
[0079]此后，当输入Start (开始）信号从逻辑高转变成逻辑低时，反相器INV驱动N0朝 VDD变高。响应于此，PM0S晶体管MP1截止并将节点N1和VDD隔离开，并且NM0S晶体管 丽1导通且对节点N1快速放电朝接地电势拉低。一旦节点N1处的电压降到低于由晶体管 MP3和丽3形成的CMOS反相器的阈值电压时，晶体管MP3导通且晶体管丽3截止，由此朝 VDD拉高节点N2。响应于此，反相器INV2解除断言SET或RESET信号成逻辑低状态。
[0080] 注意，图3B的示例性延迟元件350配置成当被用作振荡器305中的延迟元件 320(1)-320 (2)时循环正边沿。对于振荡器305可配置成使负边沿循环经过延迟元件 320 (1)-32