，诸如另一合适的振荡器或时钟电路。
[0035] 根据本发明实施例，VC0 240可以提供使用压控延迟线（诸如图1中的延迟线 140)实现的延迟功能。此外，在DLL电路200的操作期间，单个时钟边沿（例如，源自输入 信号XTAL的上升沿）可以循环经过在VC0 240中形成的环路以生成在VC0 240的第一输 出处提供的振荡输出信号OUT，由此允许VC0 240作为无限的、折叠的压控延迟线来操作。 可以响应于控制电压VC来调整的输出信号OUT的频率可以是输入信号XTAL的频率的整数 倍。因此，如在以下更加详细描述的，输入信号XTAL可被VC0 240用来复位循环经过VC0 240内的环路的边沿（例如，将输出信号OUT的相位与输入信号XTAL的相位重新对准）。
[0036] 对于一些实施例，可以使用锁存器（例如，置位-复位（SR)锁存器）、两个延迟元 件、同步逻辑和控制电路来形成VC0 240。对于此类实施例，所选时钟边沿（例如，正边沿 或负边沿）循环经过SR锁存器和两个延迟元件，从而在延迟元件之一传播一正边沿之后， SR锁存器将该延迟元件的输入复位为0。以此方式，单个时钟边沿循环经过VC0 240可以 生成输出信号OUT，该输出信号OUT如上所述可以配置成具有是输入信号XTAL的频率的整 数倍的频率。
[0037] 同步逻辑（出于简化起见，图2中未示出）可以跟踪输出信号OUT的相位并将其与 输入信号XTAL的相位同步。控制电路可以生成同步信号（EXP_EDGE，未示出），该同步信号 进而可被同步逻辑用以生成参考信号〇SC_REF和反馈信号0SC_FB。如上所述，在PFD 210 中比较参考信号〇SC_REF的相位和反馈信号0SC_FB的相位以生成用于VC0 240的控制电 压VC，并且因此VC0 240对0SC_REF和0SC_FB的断言之间的时间差可以指示输出振荡信 号OUT和输入振荡信号XTAL之间的相位差。对于一些实施例，通过将输入信号XTAL与同 步信号（EXP_EDGE)进行逻辑与可以生成参考信号0SC_REF，而通过将输出信号OUT与控制 信号EXP_EDGE进行逻辑与可以生成反馈信号0SC_FB。
[0038] 此外，对于一些实施例，VC0 240的控制电路可以包括计数器（出于简化起见，图 2中未示出）或与其相关联，所述计数器对所选时钟边沿循环经过VC0 240内的环路的次 数计数。对于一些实施例，在计数器值达到预定计数阈值之后，控制电路可以断言同步信 号EXP_EDGE。EXP_EDGE的断言可以导致输入信号XTAL的边沿被转发到输出（以形成信号 OUT)。VC0 240内的两个延迟元件可以停止循环来自前一循环的时钟边沿，由此允许VC0 240提供有限长度的延迟线。另外，新的XTAL边沿将开始在两个VC0延迟之间循环。预定 的计数阈值可以指示用于对输入信号XTAL的频率进行倍频以生成输出信号OUT的整数值。
[0039] 图3A解说VC0 300,其是图2的VC0 240的一个实施例。该VC0 300包括SR锁 存器310、两个延迟元件320 (1) -320 (2)、同步逻辑330以及控制电路340,通过输入信号 XTAL(图2)的所选边沿可以周期性地复位VC0 300。SR锁存器310包括复位输入（R)、置 位输入（S)、第一输出（Q)和第二输出（5 )，所述SR锁存器310由两个交叉耦合的或非门 N0R1和N0R2形成。为了本文中讨论的目的，提供至第一延迟元件320 (1)的输入的信号可 以被称作第一开始信号（StartA)，在SR锁存器310的Q输出处生成的信号可以被称作内部 VC0开始信号（Start_VC0)，而在SR锁存器310的g:输出处生成的信号可以被称作第二开 始信号（StartB)。
[0040] 第一延迟元件320(1)具有用以接收来自SR锁存器310的Q输出的内部信号 Start_VCO或经由同步逻辑330的输入信号XTAL的输入，并且具有耦合至SR锁存器310的 复位输入的输出。第二延迟元件320 (2)具有耦合至SR锁存器310的S:输出的输入，并且具 有耦合至SR锁存器310的置位输入的输出。SR锁存器310和两个延迟元件320 (1) -320 (2) 一起形成VCO 300的振荡器电路305。
[0041] 如图3A所描绘的，第一延迟元件320(1)提供用于SR锁存器310的RESET(复位） 信号，而第二延迟元件320(2)提供用于SR锁存器310的SET(置位）信号。因此，对于一 些实施例，第一延迟元件320(1)对复位信号的断言（例如，为逻辑高）致使SR锁存器310 驱动其Q输出为逻辑低并且驱动其S输出为逻辑高，而第二延迟元件320 (2)对置位信号的 断言（例如，为逻辑高）致使SR锁存器310驱动其Q输出为逻辑高并且驱动其&输出为逻 辑低。以此方式，所选时钟边沿（例如，正边沿）可以循环经过振荡器电路305并导致输出 信号OUT在逻辑低状态和逻辑高状态之间振荡。可以至少部分地根据第一延迟元件320 (1) 和第二延迟元件320(2)引起的信号延迟来确定输出信号OUT的振荡频率。对于一些实施 例，可以通过调整控制电压Vc来改变由第一延迟元件320 (1)和第二延迟元件320 (2)提供 的信号延迟。
[0042] 对于一些实施例，延迟元件320(1)和320(2)中的每一个可以被配置成在指示振 荡信号频率的外部可调整预定延迟周期之后从其输入端向其输出端传播逻辑高信号，并且 可以配置成在小的门延迟之后从其输入端向其输出端传播逻辑低信号，所述小的门延迟对 振荡频率的影响可以忽略不计。以此方式，VC0300可以配置成以在SR锁存器310的Q输 出处产生振荡信号的方式使Start信号的正的或上升沿传播通过SR锁存器310和延迟元 件 320(1)-320(2)。
[0043] 更具体地，响应于接收到信号StartA的上升沿，第一延迟元件320 (1)在与第一延 迟元件320(1)相关联的预定延迟周期D1之后断言其输出信号RESET为逻辑高。类似地， 响应于接收到信号StartB的上升沿，第二延迟元件320 (2)在与第二延迟元件320 (2)相关 联的预定延迟周期D2之后断言其输出信号SET为逻辑高。对于一个或多个实施例，一旦接 收到信号StartA的下降沿，第一延迟元件320(1)就快速解除断言其输出信号RESET为逻 辑低（例如，比响应于StartA的上升沿而断言输出信号RESET为逻辑高更快），并且一旦接 收到信号StartB的下降沿，第二延迟元件320(2)就快速解除断言其输出信号SET为逻辑 低（例如，比响应于StartB的上升沿而断言输出信号SET为逻辑高更快）。
[0044] 同步逻辑330包括对称复用器（MUX) 331和两个逻辑与门332-333。MUX331具有 耦合至SR锁存器310的Q输出以接收信号Start_VC0的第一输入，具有耦合至晶体振荡器 250以接收输入信号XTAL的第二输入，具有耦合至控制电路340以接收同步信号EXP_EDGE 的控制端，并且具有向第一延迟元件320(1)的输入提供信号StartA的输出。因此，MUX 331 响应于EXP_EDGE选择性地转发或者XTAL或者Start_VC0作为到第一延迟元件320 (1)的 信号 StartA。
[0045] 对于本文中所描述的示例性实施例，当EXP_EDGE被解除断言成逻辑低时，MUX 331转发Start_VC0作为到第一延迟元件320 (1)的StartA，由此允许SR锁存器310和延 迟元件320(1)-320 (2)作为振荡器独立于输入信号XTAL而操作。相反地，当EXP_EDGE被 断言成逻辑高时，MUX 331转发XTAL作为到第一延迟元件320(1)的StartA，由此允许输入 信号XTAL复位循环经过振荡器电路305的时钟边沿和/或允许输出信号OUT与输入信号 XTAL同步。
[0046] 与门332具有耦合至SR锁存器310的Q输出以接收信号Start_VC0的第一输入， 具有耦合至控制电路340以接收控制信号EXP_EDGE的第二输入，并且具有生成反馈信号 〇SC_FB的输出。在操作中，当EXP_EDGE被断言成逻辑高时，与门332传递信号Start_VC0 作为到图2的DLL电路200的PFD 210的0SC_FB。相反地，当EXP_EDGE被解除断言成逻辑 低时，与门332迫使0SC_FB成逻辑低，而不管信号Start_VC0的逻辑状态和/或逻辑转变。 在一个实施例中，PFD 210对其输入信号的上升沿敏感。由于振荡器305以是晶体时钟周 期倍数的频率振荡，因此在晶体时钟周期内生成Start_VC0信号的多个正边沿。因此，在一 个实施例中，将Start_VC0和EXP_EDGE进行与操作致使Start_VC0的合适的正边沿被用作 环路的反馈信号〇SC_FB。
[0047] 与门333具有耦合至晶体振荡器250以接收输入信号XTAL的第一输入，具有耦合 至控制电路340以接收控制信号EXP_EDGE的第二输入，并且具有生成参考信号0SC_REF的 输出。在操作中，当EXP_EDGE被断言成逻辑高时，与门333传递输入信号XTAL作为到图2 的DLL电路200的PFD 210的0SC_REF。相反地，当EXP_EDGE被解除断言成逻辑低时，与 门333迫使0SC_REF成逻辑低，而不管输入信号XTAL的逻辑状态和/或逻辑转变。在一 个实施例中，由于在晶体时钟周期内仅存在一个XTAL上升沿，因此不需要门333来执行选 择（不同于门332)。然而，使用门333从而（i)等同地处理信号Start_VC0和XTAL (以及 0SC_FB与0SC_REF)，以及（ii)使两条路径内的延迟相等。在另一个实施例中，门333的输 入（被示出连接至EXP_EDGE)可以被连接至逻辑高（例如，永久连接至电压源）。
[0048] 因此，当EXP_EDGE被断言成逻辑高时，与门332和333传递信号Start_VC0和XTAL 作为到图2的PFD210的相应信号0SC_FB和信号0SC_REF，由此允许PFD210将Start_VC0 的相位与输入信号XTAL的相位作比较以生成被电荷泵220用来生成控制电压Vc的UP信 号和DN信号。出于本文中讨论的目的，EXP_EDGE的断言致使DLL电路200进入同步模式， 在同步模式期间：（i)生成信号〇SC_REF和0SC_FB(被用于相位调整），（ii)自前一参考循 环起在振荡器的延迟之间循环的边沿被终止，以及（iii)来自XTAL信号的新边沿被引入振 荡器。
[0049] 如上所述，控制电路340生成同步信号EXP_EDGE。对于图3A的示例性实施例，控 制电路340包括（或者在其他情况下关联于）具有接收信号StartA的输入的计数器341。 在操作中，计数器