锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。9. 如权利要求8所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元件 之一是能响应于所述电压来编程的可编程延迟元件。10. 如权利要求9所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。11. 如权利要求8所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于从所述锁存器的所述第一输出接收内部振荡信号 的第一输入、用于接收所述输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、 以及用于接收所述同步信号的控制端。12. 如权利要求11所述的DLL电路，其特征在于，所述同步逻辑进一步包括： 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。13. 如权利要求6所述的DLL电路，其特征在于，所述VCO进一步包括耦合至所述同步 逻辑和所述振荡器电路的采集逻辑，所述采集逻辑： 包括用于接收所述输入振荡信号和所述同步信号的输入；并且 如果在接收所述同步信号的断言之前收到所述输入振荡信号的边沿则旁路掉所述同 步逻辑的所述对准。14. 如权利要求13所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，则所述采集逻辑进一步将所述VCO置于并维持于复位状态。15. 如权利要求14所述的DLL电路，其特征在于，如果在接收所述同步信号的断言之 前收到所述输入振荡信号的边沿，则响应于接收到所述输入振荡信号的后续边沿，所述采 集逻辑通过允许所述输入振荡信号的所述后续边沿被提供给所述振荡器电路来将所述VCO 移出复位状态。16. 如权利要求13所述的DLL电路，其特征在于，响应于所述采集逻辑被激活，所述采 集逻辑将生成以下之一： 持续时间长于所述第二控制信号的持续时间的所述第一控制信号，以及 持续时间长于所述第一控制信号的持续时间的所述第二控制信号， 以便致使所述VCO增大所述输出振荡信号的振荡速度。17. 如权利要求16所述的DLL电路，其特征在于，所述输出振荡信号的增大的振荡速度 阻止所述采集逻辑的重新激活。18. -种用于响应于输入振荡信号来生成输出振荡信号的延迟锁定环（DLL)电路，所 述DLL电路包括： 相位检测器，所述相位检测器响应于第一信号和第二信号之间的相位差来生成第一控 制信号和第二控制信号； 耦合至所述相位检测器的电荷泵，所述电荷泵响应于所述第一控制信号和所述第二控 制信号来生成电压；以及 压控振荡器（VCO)，所述压控振荡器包括接收所述输入振荡信号和所述电压的输入，其 中所述VCO响应于所述电压来调整所述输出振荡信号的频率，响应于所述输入振荡信号来 生成所述第二信号，以及响应于所述输出振荡信号来生成所述第一信号。19. 如权利要求18所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。20. 如权利要求18所述的DLL电路，其特征在于，所述输出振荡信号的频率包括所述输 入振荡信号的频率的整数倍。21. 如权利要求18所述的DLL电路，其特征在于： 在正常振荡阶段期间，所述VCO生成所述输出振荡信号为具有等于所述输入振荡信号 的频率的整数倍的频率；并且 在同步阶段期间，所述VCO将所述输出振荡信号的所选边沿与所述输入振荡信号的所 选边沿对准。22. 如权利要求18所述的DLL电路，其特征在于，所述相位检测器响应于所述第一信号 来断言所述第一控制信号，响应于所述第二信号来断言所述第二控制信号，以及在断言所 述第一控制信号和所述第二控制信号两者之际解除断言所述第一控制信号和所述第二控 制信号。23. 如权利要求18所述的DLL电路，其特征在于，所述VCO包括： 生成所述输出振荡信号的振荡器电路，并且所述振荡器电路包括与内部振荡信号相关 联的节点； 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准；以及 控制电路，所述控制电路响应于检测到所述输出振荡信号的预定数目个循环来生成所 述同步信号。24. 如权利要求23所述的DLL电路，其特征在于，所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。25. 如权利要求24所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元 件之一是能响应于所述电压来编程的可编程延迟元件。26. 如权利要求25所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。27. 如权利要求23所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于接收所述内部振荡信号的第一输入、用于接收所述 输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、以及用于接收所述同步信 号的控制端。28. 如权利要求27所述的DLL电路，其特征在于，所述同步逻辑进一步包括： 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。29. 如权利要求23所述的DLL电路，其特征在于，所述VCO进一步包括耦合至所述同步 逻辑和所述振荡器电路的采集逻辑，所述采集逻辑： 包括用于接收所述输入振荡信号和所述同步信号的输入；并且 如果在所述同步信号之前收到所述输入振荡信号的边沿则旁路掉所述同步逻辑的所 述对准。30. 如权利要求23所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，所述采集逻辑进一步将所述VCO置于并维持于复位状态。31. 如权利要求23所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，则响应于接收所述输入振荡信号的后续边沿，所述采集逻辑通过允许 所述输入振荡信号的所述后续边沿被提供给所述振荡器电路来将所述VCO移出复位状态。32. -种延迟锁定环（DLL)电路，包括： 相位检测器，所述相位检测器响应于第一信号和第二信号之间的比较来生成第一控制 信号和第二控制信号； 耦合至所述相位检测器的电荷泵，所述电荷泵响应于所述第一控制信号和所述第二控 制信号来生成电压；以及 压控振荡器（VCO)，包括： 振荡器电路，所述振荡器电路响应于所述电压来调整输出振荡信号的频率； 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准；以及 控制电路，所述控制电路响应于检测到所述输出振荡信号的预定数目个循环来生成所 述同步信号。33. 如权利要求32所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。34. 如权利要求32所述的DLL电路，其特征在于，所述同步逻辑响应于所述输入振荡 信号的边沿来断言所述第二信号，并且响应于所述输出振荡信号的边沿来断言所述第一信 号。35. 如权利要求32所述的DLL电路，其特征在于，所述相位检测器响应于所述第一信号 来断言所述第一控制信号，响应于所述第二信号来断言所述第二控制信号，以及在断言所 述第一控制信号和所述第二控制信号两者之际解除断言所述第一控制信号和所述第二控 制信号。36. 如权利要求32所述的DLL电路，其特征在于，所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。37. 如权利要求36所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元 件之一是能响应于所述电压来编程的可编程延迟元件。38. 如权利要求37所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。39. 如权利要求37所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于从所述锁存器的所述第一输出接收内部振荡信号 的第一输入、用于接收所述输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、 以及用于接收所述同步信号的控制端； 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。
【专利摘要】公开了一种延迟锁定环(DLL)电路，该延迟锁定环电路能生成具有是输入振荡信号的整数倍的频率的输出振荡信号。该DLL包括相位检测器、电荷泵以及压控振荡器(VCO)。该相位检测器响应于参考信号和反馈信号之间的相位差生成UP控制信号和DN控制信号。电荷泵响应于UP控制信号和DN控制信号生成控制电压。VCO响应于该控制电压来调整输出振荡信号的频率，响应于输入振荡信号来生成参考信号，并且响应于输出振荡信号来生成反馈信号。
【IPC分类】H03L7/099, G11C7/22
【公开号】CN104903963
【申请号】CN201380035469
【发明人】E·特洛弗茨
【申请人】高通股份有限公司
【公开日】2015年9月9日
【申请日】2013年6月20日
【公告号】EP2867898A1, US8536915, WO2014008002A1