存储装置、存储装置的操作方法和访问存储装置的方法
【专利说明】存储装置、存储装置的操作方法和访问存储装置的方法
[0001]本申请要求于2014年5月13日在韩国知识产权局提交的第10-2014-0057301号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
[0002]本发明构思涉及一种存储装置、一种存储装置的操作方法和一种访问存储装置的方法。
【背景技术】
[0003]存储装置根据诸如计算机、智能电话和智能平板等的主机装置的控制而存储数据。存储装置可以包括硬盘驱动器(HDD)以及诸如固态硬盘(SSD)和存储卡等的半导体存储器。具体地，存储装置可以包括在非易失性存储器中存储数据的装置。
[0004]非易失性存储器可以包括只读存储器(R0M)、可编程ROM(PROM)，电可编程ROM (EPROM)、电可擦除可编程ROM (EEPROM)、闪存、相变RAM (PRAM)、磁性RAM (MRAM)、电阻RAM(RRAM)以及铁电 RAM(FRAM)等。
[0005]已经提高了半导体存储器的集成程度以确保存储更多信息的能力。这种在半导体存储器的集成程度上的提高可能会导致错误率一被写入半导体存储器的数据出现错误的几率一增大。因此，需要一种减小包括半导体存储器的存储装置的错误率并提高可靠性的技术。
【发明内容】
[0006]根据本发明构思的示例性实施例，提供一种存储装置的操作方法。所述存储装置包括非易失性存储器和控制非易失性存储器的存储器控制器。检测温度。利用温度来计算当前加权时间。利用基于当前加权时间而调整的读取电压电平从非易失性存储器读取数据。当前加权时间是在所述温度下根据从存储数据的存储器单元泄漏的电荷的量来确定的。
[0007]根据本发明构思的示例性实施例，提供一种存储装置。所述存储装置包括温度传感器、非易失性存储器以及被配置为控制非易失性存储器的存储器控制器。存储器控制器基于通过温度传感器检测的温度的变化来计算当前加权时间，并且利用根据当前加权时间调整的读取电压电平从非易失性存储器读取数据。
[0008]根据本发明构思的示例性实施例，提供一种访问包括非易失性存储器的存储装置的方法。将数据写入到非易失性存储器。将加权时间寄存为数据的加权时间戳。加权时间是基于温度变化而周期性地更新的。
[0009]根据本发明构思的示例性实施例，提供一种操作包括非易失性存储器装置的存储装置的方法。接收包括第一数据和第一地址的第一写入请求。缓冲第一数据。接收包括第二数据和第二地址的第二写入请求。缓冲第二数据。利用缓冲过的第一数据和第二数据，在同一时间执行针对第一写入请求和第二写入请求的写入操作。寄存与写入操作关联的第一加权时间戳。
【附图说明】
[0010]通过参照附图详细地描述发明构思的示例性实施例，发明构思的这些和其他特征将变得更明显，附图中:
[0011]图1是示出根据发明构思的示例性实施例的存储装置的框图；
[0012]图2是示出根据发明构思的示例性实施例的非易失性存储器的框图；
[0013]图3是示出根据发明构思的示例性实施例的存储块的电路图；
[0014]图4是示出随时间和温度从非易失性存储器的存储器单元泄漏的电荷的量的曲线图；
[0015]图5示出非易失性存储器的存储器单元的阈值电压分布；
[0016]图6是示出根据发明构思的示例性实施例的存储装置的操作方法的流程图；
[0017]图7是示出根据发明构思的示例性实施例的加权时间计算单元的框图；
[0018]图8是示出根据发明构思的示例性实施例的检测感测温度的方法的流程图；
[0019]图9是示出根据发明构思的示例性实施例的计算加权时间的方法的流程图；
[0020]图10示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
[0021]图11示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
[0022]图12示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
[0023]图13示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
[0024]图14是示出根据发明构思的示例性实施例的加权时间计算单元的框图；
[0025]图15是示出根据发明构思的示例性实施例的在非易失性存储器写入数据的方法的流程图；
[0026]图16是示出根据发明构思的示例性实施例的寄存在第一时间戳表的加权时间戳的表；
[0027]图17是示出根据发明构思的示例性实施例的从非易失性存储器110读取数据的方法的流程图；
[0028]图18是示出根据发明构思的示例性实施例的从非易失性存储器110读取数据的方法的流程图；
[0029]图19是示出根据发明构思的示例性实施例的对通过存储器控制器计算的差值进行补偿的方法的表；
[0030]图20是示出在电力切断之后当向存储装置100供应电力时使存储装置中的加权时间恢复的方法的流程图；
[0031]图21是示出存储器控制器根据读取的电平差值来计算加权时间WT的示例性实施例的表；
[0032]图22是示出根据发明构思的示例性实施例的计算装置的框图；
[0033]图23是示出根据发明构思的示例性实施例的计算装置1000的操作方法的流程图；
[0034]图24是示出根据发明构思的示例性实施例的存储块的电路图；
[0035]图25是示出根据发明构思的示例性实施例的存储器控制器的框图；
[0036]图26是示出根据发明构思的示例性实施例的存储装置的框图；
[0037]图27是示出根据发明构思的示例性实施例的计算装置的框图；
[0038]图28是示出根据发明构思的示例性实施例的存储装置的操作方法的流程图；以及
[0039]图29是示出根据发明构思的示例性实施例的计算装置的框图。
【具体实施方式】
[0040]将在下面参照附图详细地描述发明构思的示例性实施例。然而，发明构思可以以不同形式实施，并且不应被解释为受限于在此阐述的实施例。在附图中，为了清楚起见，可夸大层和区域的厚度。还将理解的是，当元件被称作“在”另一元件或基底“上”时，该元件可直接在所述另一元件或基底上，或者也可以存在中间层。还将理解的是，当元件被称作“结合到”或“连接到”另一元件时，该元件可以直接结合到或连接到另一元件，或者也可以存在中间元件。在整个说明书和附图中，同样的附图标记可以指示同样的元件。
[0041]图1是示出根据发明构思的示例性实施例的存储装置100的框图。参照图1，存储装置100包括非易失性存储器110、存储器控制器120、随机存取存储器(RAM) 130以及温度传感器140。存储装置100可以是固态硬盘(SSD)、存储卡或嵌入式存储器。
[0042]非易失性存储器110根据存储器控制器120的控制而执行读取操作、写入操作和擦除操作。非易失性存储器110可以包括闪存。然而，发明构思不限于此。非易失性存储器110可以包含诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)等的非易失性存储器中的至少一种。
[0043]存储器控制器120根据外部主机装置的请求或者根据预定的调度来控制非易失性存储器110。例如，存储器控制器120可以控制非易失性存储器110执行写入操作、读取操作或擦除操作。
[0044]存储器控制器120可以使用RAM 130作为缓冲存储器、高速缓冲存储器或工作存储器。存储器控制器120将从外部主机装置接收到的数据存储在RAM 130中，并将存储在RAM 130中的数据写入到非易失性存储器110。存储器控制器120将从非易失性存储器110读取的数据存储在RAM 130中，并将存储在RAM 130中的数据输出到外部主机装置。存储器控制器120将从非易失性存储器110读取的数据存储在RAM 130中，并将存储在RAM 130中的数据写入到非易失性存储器110。
[0045]存储器控制器120在RAM 130中存储管理非易失性存储器110所需要的数据或代码。例如，存储器控制器120从非易失性存储器110中读取管理非易失性存储器110所需要的数据或代码，并且将所述数据或代码存储在RAM130中。
[0046]在存储装置100为固态硬盘(SSD)的情况下，RAM 130可以设置在非易失性存储器110和存储器控制器120的外部。如果存储装置100为嵌入式装置，则RAM 130可以被包括在存储器控制器120中。
[0047]存储器控制器120包含加权时间计算单元221。加权时间计算单元221接收来自温度传感器140的感测温度ST。例如，加权时间计算单元221可以从温度传感器140读取感测温度ST。加权时间计算单元221将接收到的感测温度ST存储在RAM 130中。
[0048]加权时间计算单元221基于感测温度ST来计算加权时间WT。加权时间计算单元221将加权时间WT存储在RAM 130中。
[0049]存储器控制器120利用存储在RAM 130中的加权时间WT向非易失性存储器110写入数据或从非易失性存储器110读取数据。例如，存储器控制器120可以在将数据写入非易失性存储器110中时产生加权时间戳。加权时间戳可以寄存在第一时间戳表TSTl中。存储器控制器120在RAM 130中存储第一时间戳表TSTl用于管理。存储器控制器120可以在非易失性存储器110的第二时间戳表TST2中存储第一时间戳表TST1。
[0050]例如，当从非易失性存储器110中读取数据时，存储器控制器120从存储在RAM130中的第一时间戳表TSTl读取加权时间戳，并从RAM 130读取加权时间WT。存储器控制器120利用加权时间戳和加权时间WT来读取数据。
[0051]随后将描述加权时间计算单元221、感测温度ST、加权时间WT、加权时间戳以及时间戳表TSTl和TST2。
[0052]RAM 130 可以包括诸如 DRAM(动态 RAM)、SRAM(静态 RAM)、SDRAM(同步 DRAM)、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)和FeRAM(铁电RAM)等的随机存取存储器中的至少一种。
[0053]图2是示出根据发明构思的示例性实施例的非易失性存储器110的框图。参照图2，非易失性存储器110包括存储器单元阵列111、地址解码器电路113、页缓冲器电路115、数据输入/输出电路117和控制逻辑电路119。
[0054]存储器单元阵列111包括多个存储块BLKl至BLKz，所述多个存储块中的每个存储块包括多个存储器单元。每个存储块通过至少一条串选择线SSL、多条字线WL和至少一条接地选择线GSL连接到地址解码器电路113。存储器单元阵列111通过多条位线BL连接到页缓冲器电路115。存储块BLKl至BLKz可以共同地连接到多条位线BL。存储块BLKl至BLKz的存储器单元可以具有同一结构。
[0055]地址解码器电路113通过多条接地选择线GSL、多条字线WL和多条串选择线SSL连接到存储器单元阵列111。地址解码器电路113根据控制逻辑电路119的控制而操作。地址解码器电路113从存储器控制器120 (参照图1)接收地址。地址解码器电路113将输入地址ADDR解码，并且其根据解码后的地址来控制将要施加到字线WL的电压。例如，在编程操作中，地址解码器电路113根据控制逻辑电路119的控制来向字线WL施加通过电压(pass voltage) 0在编程操作中，地址解码器电路113还根据控制逻辑电路119的控制来向多条字线WL中的通过地址ADDR选择的字线施加编程电压。
[0056]页缓冲器电路115通过位线BL连接到存储器单元阵列111。页缓冲器电路115通过多条数据线DL连接到数据输入/输出电路117。页缓冲器电路115根据控制逻辑电路119的控制而操作。
[0057]页缓冲器电路115保持将要在存储器单元阵列111的存储器单元被编程的数据或者从存储器单元阵列111的存储器单元读取的数据。在编程操作期间，页缓冲器电路115存储将要被存储在存储器单元中的数据。页缓冲器电路115通过多条位线BL将所存储的数据驱动到存储器单元阵列111。页缓冲器电路115在编程操作中用作写入驱动器。在读取操作期间，页缓冲器电路115感测位线BL上的电压并存储感测结果。页缓冲器电路115在读取操作中用作感测放大器。
[0058]数据输入/输出电路117通过数据线DL连接到页缓冲器电路115。数据输入/输出电路117与存储器控制器120(参见图1)交换数据。
[0059]数据输入/输出电路117临时地存储由存储器控制器120所提供的数据，并将该数据传递至页缓冲器电路115。数据输入/输出电路117临时地存储从页缓冲器电路115传递来的数据，并将该数据传递至存储器控制器120。数据输入/输出电路117起到缓冲存储器的作用。
[0060]控制逻辑电路119从存储器控制器120接收命令CMD。控制逻辑电路119将所接收的命令解码，并根据解码后的命令来控制非易失性存储器110的总体操作。控制逻辑电路119还从存储器控制器120(参照图1)接收各种控制信号和电压。
[0061]图3是示出根据发明构思的示例性实施例的存储块BLKa的电路图。参照图3，存储块BLKa包括多个单元串CSll至CS21和CS12至CS22。多个单元串CSll至CS21和CS12至CS22沿行方向和列方向布置，并且形成行和列。
[0062]例如，沿行方向布置的单元串CSll和CS12形成第一行，沿行方向布置的单元串CS21和CS22形成第二行。沿列方向布置的单元串CSll和CS21形成第一列，沿列方向布置的单元串CS12和CS22形成第二列。
[0063]每个单元串包括多个单元晶体管。