移位寄存器的制造方法
【技术领域】
[0001]本发明涉及移位寄存器，特别涉及适合在显示装置的驱动电路等中使用的移位寄存器。
【背景技术】
[0002]有源矩阵型的显示装置，通过以行单位选择呈二维状配置的像素电路，对选择的像素电路写入与显示数据相应的电压而显示图像。为了以行单位选择像素电路，作为扫描线驱动电路，使用基于时钟信号使输出信号依次移位的移位寄存器。另外，在进行点顺序驱动的显示装置中，在数据线驱动电路的内部设置有同样的移位寄存器。
[0003]在液晶显示装置等中，有时会使用用于形成像素电路内的TFT(Thin FilmTransistor:薄膜晶体管)的制造工艺，与像素电路一体地形成像素电路的驱动电路。在该情况下，为了削减制造成本，优选利用与TFT相同的导电类型的晶体管形成包含移位寄存器的驱动电路。
[0004]关于移位寄存器，一直以来提出了各种电路。图63是表示专利文献I中记载的移位寄存器的结构的框图。图63所示的移位寄存器，通过将图64所示的单位电路91多级连接而构成，按照图65所示的时序图(timing chart)动作。在该移位寄存器中，采用了自举(bootstrap)方式。以下，设晶体管的阈值电压为Vth，设高电平电位为VDD。
[0005]对单位电路91，提供前一级的单位电路91的输出信号OUT(或触发脉冲ST)，作为输入信号IN。当输入信号IN变成高电平时，晶体管Q2导通，节点NI的电位上升至(VDD-Vth)。接着，当时钟信号CK从低电平变化为高电平时，节点NI的电位通过晶体管Ql的栅极-沟道间的电容和电容Cl被提升而上升至(VDD-Vth+ α )(其中，α与时钟信号CK的振幅大致相等)。通常VDD-Vth+a > VDD+Vth成立，因此，在时钟信号CK通过晶体管Ql时，时钟信号CK的高电平电位不会下降晶体管Ql的阈值电压的量。因此，能够将没有阈值下降的高电平电位VDD作为输出信号OUT输出。另外，在输出信号OUT的高电平期间，晶体管Ql的栅极-源极间的电压成为(VDD-Vth+a )-VDD = a -Vth。通过对晶体管Ql的栅极端子提供与时钟信号CK的高电平电位相比足够高的电位，能够使输出信号OUT的钝化减小。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:国际公开第2009/34750号
【发明内容】
[0009]发明要解决的技术问题
[0010]在此，考虑将上述现有的移位寄存器初始化为非有效状态的情况。为了进行初始化，可以对单位电路91增加图66所示的晶体管Q3、Q4。通过对晶体管Q3、Q4的栅极端子提供高电平的初始化信号INIT，能够将移位寄存器初始化为非有效状态。
[0011]但是，如上所述，节点NI的电位通过提升而最高成为(VDD-Vth+α )。另一方面，晶体管Q3的源极电位为0，因此，晶体管Q3的源极-漏极间的电压最高成为(VDD-Vth+ α )。当对晶体管的源极-漏极间施加这样的高电压时，有时会产生晶体管的劣化或破坏。作为解决该问题的方法，可以考虑使用双栅极晶体管作为晶体管Q3的方法、或使晶体管Q3的L长度变长的方法。但是，这些方法存在移位寄存器的布局面积增大的问题。
[0012]因此，本发明的目的是提供利用与以往不同的方法防止初始化晶体管的劣化和破坏的移位寄存器。
[0013]用于解决技术问题的手段
[0014]本发明的第I方面是一种移位寄存器，其具有将多个单位电路多级连接的结构，该移位寄存器的特征在于:
[0015]上述单位电路包括:
[0016]输出晶体管，该输出晶体管的第I导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第2导通端子与用于输出上述时钟信号的输出端子连接；
[0017]输出控制部，该输出控制部对上述输出晶体管的控制端子切换地施加导通电位和截止电位；和
[0018]初始化晶体管，该初始化晶体管的第I导通端子与上述输出晶体管的控制端子连接，该初始化晶体管的控制端子被提供初始化信号，
[0019]上述初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在从上述输出端子输出具有导通电位的时钟信号时具有与上述时钟信号相同的电平的导通电位的节点连接。
[0020]本发明的第2方面是一种移位寄存器，其具有将多个单位电路多级连接的结构，该移位寄存器的特征在于:
[0021]上述单位电路包括:
[0022]输出晶体管，该输出晶体管的第I导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第2导通端子与用于输出上述时钟信号的输出端子连接；
[0023]耐压用晶体管，该耐压用晶体管的第I导通端子与第I节点连接，该耐压用晶体管的第2导通端子与上述输出晶体管的控制端子连接，该耐压用晶体管的控制端子被固定地施加导通电位；
[0024]输出控制部，该输出控制部对上述第I节点切换地施加导通电位和截止电位；和
[0025]初始化晶体管，该初始化晶体管的第I导通端子与上述第I节点或上述输出晶体管的控制端子连接，该初始化晶体管的控制端子被提供初始化信号，
[0026]上述初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在从上述输出端子输出具有导通电位的时钟信号时具有与上述时钟信号相同的电平的导通电位的节点连接。
[0027]本发明的第3方面的特征在于，在本发明的第I或第2方面中，上述初始化晶体管的第2导通端子与上述输出端子连接。
[0028]本发明的第4方面的特征在于，在本发明的第3方面中，上述单位电路还包括输出初始化晶体管，该输出初始化晶体管的第I导通端子与上述输出端子连接，该输出初始化晶体管的第2导通端子被固定地施加截止电位，该输出初始化晶体管的控制端子被提供上述初始化信号。
[0029]本发明的第5方面的特征在于，在本发明的第I或第2方面中，上述初始化晶体管的第2导通端子与上述时钟端子连接。
[0030]本发明的第6方面的特征在于，在本发明的第I方面中，
[0031]上述输出控制部包括:
[0032]置位晶体管，该置位晶体管的第I导通端子被提供对于上述单位电路的输入信号，该置位晶体管的第2导通端子与上述输出晶体管的控制端子连接；
[0033]置位控制部，该置位控制部对上述置位晶体管的控制端子切换地施加导通电位和截止电位；和
[0034]第2初始化晶体管，该第2初始化晶体管的第I导通端子与上述置位晶体管的控制端子连接，该第2初始化晶体管的控制端子被提供上述初始化信号，
[0035]上述第2初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在上述输出晶体管的控制端子被施加导通电位的期间的至少一部分具有与上述输出晶体管的控制端子相同的电平的导通电位的节点连接。
[0036]本发明的第7方面的特征在于，在本发明的第2方面中，
[0037]上述输出控制部包括:
[0038]置位晶体管，该置位晶体管的第I导通端子被提供对于上述单位电路的输入信号，该置位晶体管的第2导通端子与上述第I节点连接；
[0039]置位控制部，该置位控制部对上述置位晶体管的控制端子切换地施加导通电位和截止电位；和
[0040]第2初始化晶体管，该第2初始化晶体管的第I导通端子与上述置位晶体管的控制端子连接，该第2初始化晶体管的控制端子被提供上述初始化信号，
[0041]上述第2初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在上述第I节点被施加导通电位的期间的至少一部分具有与上述第I节点相同的电平的导通电位的节点连接。
[0042]本发明的第8方面的特征在于，在本发明的第6或第7方面中，上述第2初始化晶体管的第2导通端子与用于输入对于上述单位电路的第2输入信号的第2输入端子连接。
[0043]本发明的第9方面是一种显示装置，其特征在于，包括:
[0044]相互平行地配置的多个扫描线；
[0045]以与上述扫描线正交的方式相互平行地配置的多个数据线；
[0046]与上述扫描线和上述数据线的交点对应地配置的多个像素电路；和
[0047]作为驱动上述扫描线的扫描线驱动电路的第I或第2发明的移位寄存器。
[0048]发明效果
[0049]根据本发明的第I或第2方面，通过将初始化晶体管的第2导通端子，与在初始化时具有截止电位、并且在输出具有导通电位的时钟信号时具有与时钟信号相同的电平的导通电位的节点连接，能够在初始化时将输出晶体管控制为截止状态，将移位寄存器的状态和输出信号初始化。另外，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管的导通端子间施加超过晶体管的驱动电压的高电压。因此，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行移位寄存器的初始化。
[0050]根据本发明的第2方面，通过耐压用晶体管的作用，在输出具有导通电位的时钟信号时，第I节点的电位不会从由输出控制部施加的导通电位变化。因此，能够防止对与第I节点连接的晶体管的端子间施加高电压。
[0051]根据本发明的第3方面，通过在初始化时将输出端子的电位控制为截止电位，能够将输出晶体管控制为截止状态，将移位寄存器的状态和输出信号初始化。另外，初始化晶体管的第2导通端子总是具有与输出的时钟信号相同的电位，因此，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管的导通端子间施加高电压。因此，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行初始化。
[0052]根据本发明的第4方面，通过设置输出初始化晶体管，能够在初始化时将输出端子的电位控制为截止电位。
[0053]根据本发明的第5方面，通过在初始化时将时钟端子的电位控制为截止电位，能够将输出晶体管控制为截止状态，将移位寄存器的状态和输出信号初始化。另外，初始化晶体管的第2导通端子总是具有与输入的时钟信号相同的电位，因此，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管的导通端子间施加高电压。因此，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行初始化。
[0054]根据本发明的第6方面，能够在初始化时将置位晶体管控制为截止状态，使输入信号和输出晶体管的控制端子电分离，将输出晶体管可靠地控制为截止状态。另外，通过在对输出晶体管的控制端子施加导通电位的期间的至少一部分，将第2初始化晶体管的第2导通端子的电位控制为与输出晶体管的控制端子相同的电平的导通电位，能够使第2初始化晶体管的导通端子间被施加高电压的时间缩短。
[0055]根据本发明的第7方面，能够在初始化时将置位晶体管控制为截止状态，使输入信号和第I节点电分离，将输出晶体管可靠地控制为截止状态。另外，通过在对第I节点施加导通电位的期间的至少一部分，将第2初始化晶体管的第2导通端子的电位控制为与输出晶体管的控制端子相同的电平的导通电位，能够使第2初始化晶体管的导通端子间被施加高电压的时间缩短。
[0056]根据本发明的第8方面，通过使用优选的第2输入信号，能够使第2初始化晶体管的导通端子间被施加高电压的时间缩短。
[0057]根据本发明的第9方面，通过将上述第I或第2方面的移位寄存器用作扫描线驱动电路，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行扫描线驱动电路的初始化。
【附图说明】
[0058]图1是表示本发明的实施方式的移位寄存器的单位电路的基本结构的图。
[0059]图2是表示本发明的实施方式的移位寄存器的单位电路的另一个基本结构的图。
[0060]图3是表示第I实施方式的移位寄存器的结构的框图。
[0061]图4是第I实施方式的移位寄存器的单位电路的电路图。
[0062]图5是第I实施方式的移位寄存器的另一个单位电路的电路图。
[0063]图6是第I实施方式的移位寄存器的时序图。
[0064]图7是第I实施方式的移位寄存器的信号波形图。
[0065]图8是第2实施方式的移位寄存器的单位电路的电路图。
[0066]图9是第2实施方式的移位寄存器的另一个单位电路的电路图。
[0067]图10是第3实施方式的移位寄存器的单位电路的电路图。
[0068]图11是第3实施方式的移位寄存器的另一个单位电路的电路图。
[0069]图12是第4实施方式的移位寄存器的单位电路的电路图。
[0070]图13是第4实施方式的移位寄存器的另一个单位电路的电路图。
[0071]图14是表示第5实施方式的移位寄存器的结构的框图。
[0072]图15是第5实施方式的移位寄存器的单位电路的电路图。
[0073]图16是第5实施方式的移位寄存器的另一个单位电路的电路图。
[0074]图17是第5实施方式的移位寄存器的时序图。
[0075]图18是第5实施方式的移位寄存器的信号波形图。
[0076]图19是第6实施方式的移位寄存器的单位电路的电路图。
[0077]图20是第6实施方式的移位寄存器的另一个单位电路的电路图。
[0078]图21是第6实施方式的移位寄存器的信号波形图。
[0079]图22是第7实施方式的移位寄存器的单位电路的电路图。
[0080]图23是第7实施方式的移位寄存器的另一个单位电路的电路图。
[0081]图24是第7实施方式的移位寄存器的信号波形图。
[0082]图25是表示第8实施方式的移位寄存器的结构的框图。
[0083]图26是第8实施方式的移位寄存器的单位电路的电路图。
[0084]图27是第8实施方式的移位寄存器的另一个单位电路的电路图。
[0085]图28是第8实施方式的移位寄存器的反向扫描时的时序图。
[0086]图29是第8实施方式的移位寄存器的扫描切换电路的第I例的电路图。
[0087]图30是第8实施方式的移位寄存器的扫描切换电路的第2例的电路图。
[0088]图31是第8实施方式的移位寄存器的扫描切换电路的第3例的电路图。
[0089]图32是第9实施方式的移位寄存器的单位电路的电路图。
[0090]图33是第9实施方式的移位寄存器的另一个单位电路的电路图。
[0091]图34是第9实施方式的移位寄存器的信号波形图。
[0092]图35是第10实施方式的移位寄存器的单位电路的电路图。
[0093]图36是第10实施方式的移位寄存器的另一个单位电路的电路图。
[0094]图37是第10实施方式的移位寄存器的信号波形图。
[0095]图38是第11实施方式的移位寄存器的单位电路的电路图。
[0096]图39是第11实施方式的移位寄存器的另一个单位电路的电路图。
[0097]图40是表示第12实施方式的移位寄存器的结构的框图。
[0098]图41是第12实施方式的移位寄存器的单位电路的电路图。
[0099]图42是第12实施方式的移位寄存器的另一个单位电路的电路图。
[0100]图43是第12实施方式的移位寄存器的信号波形图。
[0101]图44是第13实施方式的移位寄存器的单位电路的电路图。
[0102]图45是第13实施方式的移位寄存器的另一个单位电路的电路图。
[0103]图46是第13实施方式的移位寄存器的信号波形图。
[0104]图47是表示第14实施方式的移位寄存器的结构的框图。
[0105]图48是第14实施方式的移位寄存器的时序图。
[0106]图49是表示第15实施方式的移位寄存器的结构的框图。
[0107]图50是第15实施方式的移位寄存器的单位电路的电路图。
[0108]图51是第15实施方式的移位寄存器的另一个单位电路的电路图。
[0109]图52是第15实施方式的移位寄存器的信号波形图。
[0110]图53是表示第15实施方式的变形例的移位寄存器的结构的框图。
[0111]图54是图53所示的移位寄存器的时序图。
[0112]图55是第16实施方式的移位寄存器的单位电路的电路图。
[0113]图56是第16实施方式的移位寄存器的另一个单位电路的电路图。<