3d nand堆叠式非易失性存储器编程至导电状态的制作方法
【专利说明】
【背景技术】
[0001]近来，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储结构的超高密度非易失性存储设备。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在这些层中可以钻有存储孔以同时限定很多存储层。然后可以通过使用适当的材料填充存储孔来形成NAND串。直的NAND串在一个存储孔中延伸，而管状或U形NAND串(P-BiCS)包括一对存储单元的竖直列，所述竖直列在两个存储孔中延伸并且通过底部背栅而被接合。存储单元的控制栅极由导电层提供。
[0002]用于抑制未选中的NAND串被编程的一种可能技术是将其沟道电势升压。然而，如果将3D堆叠式存储结构中的未选中的NAND串的沟道电势升压以抑制编程，则升压的电压可能泄漏。升压电压的泄漏可能导致编程干扰。
【附图说明】
[0003]在不同的附图中，具有相似附图标记的元件指代共同的部件。
[0004]图1A是3D堆叠式非易失性存储设备的立体图。
[0005]图1B是图1A的3D堆叠式非易失性存储设备的功能框图。
[0006]图2A描绘了块的U形NAND实施方式的顶视图。
[0007]图2B描绘了图2A的块的一个实施方式的一部分的横截面图。
[0008]图2C描绘了图2B的列CO的区域236的近视图。
[0009]图2D描绘了图2B的列CO的横截面图。
[0010]图3A描绘了示出与图2A的块的部分210 —致的、U形NAND串的漏极侧之间的电连接的电路的一个实施方式。
[0011 ] 图3B描绘了与图3A的U形NAND串的电路一致的存储单元的示例布置。
[0012]图4A描绘了图1A的块BLKO的直NAND串实施方式的顶视图。
[0013]图4B描绘了图4A的块480的部分488沿线486的横截面图。
[0014]图4C描绘了与图4A的直的NAND串的电路一致的存储单元的示例布置。
[0015]图5示出了当每个存储单元存储两位数据时与存储单元阵列的数据状态对应的示例Vt分布。
[0016]图6描绘了用于对3D堆叠式存储设备中的存储单元进行编程的处理的一个实施方式的流程图。
[0017]图7A至图7C描绘了根据一个实施方式的两遍编程序列。
[0018]图8A和图8B描绘了三遍编程序列的第二遍和第三遍的一个实施方式。
[0019]图9是对3D堆叠式存储设备中的存储元件进行编程的处理的一个实施方式的流程图。
[0020]图10是描述了编程处理的一个实施方式的流程图，该编程处理包括一个或更多个验证步骤。
[0021]图1lA描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。
[0022]图1lB描绘了根据一个实施方式的施加至3D堆叠式存储设备中的选中的NAND串和未选中的NAND串的示例编程条件。
[0023]图1lC描绘了可以在编程操作的一个实施方式期间施加至选中的位线的一系列编程脉冲和验证脉冲。
[0024]图12是根据一个实施方式的对3D堆叠式存储设备中的NAND串施加编程条件的一个实施方式的流程图。
[0025]图13㈧至图13⑶是示出了在图12的处理期间施加各种编程条件的定时的图。
[0026]图14A描绘了图2A的块200的一个实施方式的部分沿线220的横截面图。
[0027]图14B示出了介电层D3至D6的部分以及导电层WL3、SGAl和SGA2的部分。
[0028]图14C描绘了在图14B中的线C_C’处的列的横截面。
[0029]图14D描绘了在图14B中的线D_D’处的列的横截面。
[0030]图14E描绘了在图14B中的线E_E’处的列的横截面。
[0031]图15描绘了图4A的块480的一个实施方式的一部分沿线486的横截面图。
[0032]图16示出了针对NAND串具有两个SGD晶体管的未选中块的一个实施方式的示例电压。
[0033]图17(A)至图17(G)是示出了在未被选中用于编程的块中施加各种电压的定时的图。
[0034]图18A是对3D堆叠式存储设备中的存储单元进行擦除的处理的一个实施方式的流程图。
[0035]图18B是在图19A的一个实施方式处理期间施加至字线的示例擦除电压的图。
[0036]图19(A)至图19(F)是在图18A的处理的一个实施方式期间施加的电压的定时的图。
[0037]图20(A)至图20(G)是示出了根据一个实施方式的擦除操作期间的电压的定时图。
【具体实施方式】
[0038]3D堆叠式非易失性存储设备可以布置在多个块中。在一种方法中，存储设备包括NAND串，该NAND串在一端具有漏极侧选择栅极(SGD)晶体管以及在另一端具有源极侧选择栅极(SGS)晶体管。
[0039]用于对3D堆叠式存储设备中的非易失性存储元件进行编程的一种可能技术是对选中的非易失性存储元件的栅极施加编程电压，同时该选中的非易失性存储元件下方的沟道中为较低电压。用于抑制未选中的NAND串编程的一种可能技术是将沟道电势升压。然而，沟道电势可能泄露，这可能导致编程干扰。与一些2D存储设备中的NAND串相比，一些3D堆叠式存储设备中的NAND串更易出现升压的沟道电势泄露。对此可能的原因是在一些实施方式中3D堆叠式存储设备中的存储单元可能使用薄膜晶体管(TFT)结构。因此，与2D NAND存储设备相比，一些3D NAND堆叠式存储设备在其沟道电势被升压以抑制这些3DNAND堆叠式存储设备编程的情况下会更易受编程干扰的影响。
[0040]在一个实施方式中，在不将未选中的NAND串的沟道升压以抑制其编程的情况下实现了对3D堆叠式非易失性存储设备的编程。因此，可以避免与升压的沟道电势的泄漏关联的编程干扰。
[0041]在一个实施方式中，通过增大3D NAND堆叠式存储设备中的存储单元的阈值电压来擦除该存储单元。在一个实施方式中，这将存储单元布置在非导电状态。对于非导电状态而言，表示通过擦除验证的存储单元应该不传导电流。换言之，擦除验证电压可以低于擦除阈值分布。可以将通过擦除验证的NAND串的沟道电势升压以防止进一步擦除。
[0042]可以通过将Vt降低至导电状态来实现对3D NAND堆叠式存储设备中的非易失性存储元件的编程。对于导电状态而言，表示通过编程验证的存储单元应该传导电流。换言之，编程验证电压可以高于其相应的编程状态的阈值分布。注意，可以在不将未选中的NAND串的沟道电势升压的情况下抑制该未选中的NAND串的编程。因此，可以避免与升压的沟道电势的泄漏关联的问题，例如编程干扰。
[0043]在一个实施方式中，编程包括对选中的位线施加一系列增大的电压直到选中的存储单元被编程为止。未选中的位线可以被保持为几乎地电位或者将近地电位。选中的字线可以接地或者被保持为将近地电位。位于选中的字线与位线之间的未选中的字线可以接收大约选中的位线电压。位于源极线与选中的字线之间的未选中的字线可以接收选中的位线电压的大约一半。漏极侧选择栅极可以接收选中的位线电压的大约一半。源极侧选择栅极可以被保持为大约地电位。公共源极线可以为大约几伏特。前述是针对一个实施方式的示例电压。可以使用其他电压。
[0044]在一个实施方式中，3D NAND堆叠式存储设备中的NAND串具有串联的两个漏极侧选择晶体管。最靠近位线的晶体管可以具有在编程期间施加至该位线的选中的位线电压的大约一半。其他晶体管可以被保持为地电位或将近地电位。该组合可以辅助在编程期间将未选中的NAND串的沟道保持为大约OV。在一个实施方式中，对未选中的块中的字线施加大约0V。因此，可以避免编程干扰。
[0045]在以下论述中，图1A至图4C提供了 3D堆叠式非易失性存储设备的实施方式的结构细节。图1A是3D堆叠式非易失性存储设备的立体图。存储设备100包括衬底101。衬底上是存储单元的示例块BLKO和BLKl以及具有由块来使用的电路的外围区域104。衬底101还可以在所述块下方承载电路以及一个或更多个下部金属层，其沿导电路径形成图案以承载电路的信号。所述块形成在存储设备的中间区域102中。在存储设备的上部区域103中，一个或更多个上部金属层沿导电路径形成图案以承载电路的信号。每个块包括存储单元的堆叠区，其中交替的堆叠层表示字线。在一种可能的方法中，每个块具有相对置的分层的侧面，竖直触点从所述侧面向上延伸至上部金属层以形成至导电路径的连接。尽管以两个块为例进行描述，但是可以使用沿X方向和/或y方向延伸的附加块。
[0046]在一种可能的方法中，平面沿X方向的长度表示至字线的信号路径在所述一个或更多个上部金属层中延伸的方向(字线方向或SGD线方向)，平面沿y方向的宽度表示至位线的信号路径在所述一个或更多个上部金属层中延伸的方向(位线方向)。z方向表示存储设备的高度。
[0047]图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。存储设备100可以包括一个或更多个存储器晶片108。存储器晶片108包括存储元件的3D (三维)存储器阵列126，该存储器阵列126例如包括块BLKO和BLK1、控制电路110以及读/写电路128。存储器阵列126通过字线经由行解码器124以及通过位线经由列解码器132可寻址。读/写电路128包括多个感测块130 (感测电路)，并且使得一个单位(例如，页)的存储元件能够被并行地读取或编程。通常，控制器122与所述一个或更多个存储器晶片108包括在同一存储设备100 (例如，可移除存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与一个或更多个存储器晶片108之间传输。
[0048]控制电路110与读/写电路128配合以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由解码器124和解码器132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间被供应至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部分的驱动器、漏极侧和源极侧选择栅极(例如，涉及存储单元串(例如NAND串)的漏极侧或端和源极侧或端)驱动器以及源极线。在一种方法中，感测块130可以包括位线驱动器。
[0049]在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除存储器阵列126之外的部件中的一个或更多个部件(单独地或组合地)视作至少一个控制电路。例如，控制电路可以包括下述中的任一项或其组合:控制电路110、状态机112、解码器114/132、电力控制116、感测块130、读/写电路128、控制器122等。
[0050]控制器122、控制电路110、行解码器124、列解码器以及读/写电路128在本文中可以称为一个或更多个管理电路。
[0051]在另一实施方式中，非易失性存储系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在该阵列的相对侧上以对称方式来实现，以使得每侧的访问线路和电路的密度降低一半。因此，将行解码器分成两个行解码器，将列解码器分成两个列解码器。类似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵列126的顶部连接至位线的读/写电路。以这种方式，将读/写模块的密度降低一半。
[0052]还可以使用除NAND闪存存储器之外的其他类型的非易失性存储器。
[0053]图2A是作为图1A中的BLKO的示例实现方式的块200的U形NAND实施方式的顶视图。该图表示堆叠中的多个字线层中的代表层。图2B描绘了图2A的块200的一个实施方式的一部分沿线220的横截面图。参照图2B，堆叠包括交替的介电层和导电层。介电层包括DO至D5，并且可以由例如Si02制成。导电层包括:作为背栅层的BG ;形成字线层的WLO至WL3，例如在所述层中至存储单元的控制栅极的导电路径；以及形成选择栅极层的SG，例如至NAND串的选择栅极