存储器的电平移位器及译码器的制造方法
【技术领域】
[0001]本发明是有关于一种电平移位器，可整合至用于NAND存储器阵列的译码器。
【背景技术】
[0002]有关大容量NAND快闪(flash)设计，长的字线可适应阵列中的所有存储器单元，却具有不被允许的电容负载。因此，存储器阵列被切分(divide)为多个具有不同译码组的字线的分区(partit1n)，使得同一个分区之中的字线具有较低、可被允许的电容负载。此多个译码器各自包含P型及η型晶体管，串连在高电压参考如VDD及低电压参考如接地或负电压参考之间。图1绘示的大容量存储器切分为具有各自字线译码器的多个分区。大容量存储器是被切分为存储器阵列或分区121、122、及123。此多个存储器阵列或分区是被各自的字线译码器111、112、113、114、及115存取。因为大容量存储器之中的译码器的量，译码器的功率表现对整体的功率表现有重要的影响。
[0003]于P型及η型晶体管(串连于高电压参考(VDD)及低电压参考(如接地或负电压参考)之间)切换时，动态耗能会增加。范例性的切换动作是将导通(on)的P型晶体管及截止(off)的η型晶体管，切换为截止的P型晶体管及导通的η型晶体管，反之亦然。在这样的切换动作，造成交叉(crossbar)电流经过P型晶体管及η型晶体管而直接在高及低电压参考之间流动。这种交叉电流是译码器的动态耗能的重要成分。
[0004]美国专利第8638618号显示范例性的具有电平移位器的译码器，此译码器遇到切换动作时的高电平交叉电流的问题。图2绘示具有相对高交叉电流的电平移位器，此电平移位器可被使用在NAND闪存的行译码器。电平移位器包含级210、220、及230。级210包含电压供应VDD与负电压供应VNP。级210包含两组P型及η型晶体管，串连耦接在VDD与VNP之间，其漏极耦接在一起，P型晶体管的源极耦接至VDD，而η型晶体管的源极耦接至VNP。第一组包含P型晶体管211及η型晶体管213，其中漏极被耦接至端点NI。第二组包含P型晶体管212及η型晶体管214，其中漏极被耦接至端点Ν2。η型晶体管213的栅极被耦接至端点Ν2。η型晶体管214的栅极被耦接至端点NI。选择讯号SEL是被ρ型晶体管212的栅极所接收，且其互补讯号SELB是被ρ型晶体管211的栅极所接收。
[0005]级220包含反相器，反相器的输入耦接至端点Ν2、输出耦接至端点Ν3。
[0006]级230具有正电压供应VPP，其电压高于级210之中的VDD。级230包含η型通道(pass)晶体管231，晶体管231的栅极耦接至VDD，源极及漏极分别耦接至端点N3与产生讯号SELH的输出端点。级230也包含η型空乏型(cbplet1n mode)晶体管233及ρ型晶体管232，串连耦接在VPP及产生讯号SELH的输出端点之间，其中η型空乏型晶体管233的漏极被耦接至VPP、p型晶体管232的漏极被耦接至产生讯号SELH的输出端点、而其源极被耦接在一起。η型空乏型晶体管233的栅极耦接至产生讯号SELH的输出端点。ρ型晶体管232的栅极接收信号SELB，其为讯号SEL的互补信号。级230也传送来自端点Ν2的讯号SELHB0
[0007]图3绘示图2的电平移位器的电压曲线(trace)，其显示选择方块讯号。电压曲线包含SEL 302、SELB 304、N1306、N2308、与SELH 310。图4绘示图2的电平移位器的电压曲线，其显示非选择方块讯号。电压曲线包含SEL 402, SELB 404、N1406、N2408、与SELH410。
[0008]图3中，在周期T1，N2308为高的VLSP，而η型晶体管213是因其栅极的Ν2308而被导通。在周期Τ2，Ν2308从VLSP降至VNP。在周期Τ2，Ν2308与VNP之间的位差超过η型晶体管213的导通电压，η型晶体管213仍是完全地(fully)导通(conduct)。
[0009]在周期Tl，SELB 304由高转至低。当在周期Tl内SELB 304转至低后，且在周期T2内SELB是维持在低，P型晶体管211会因其栅极的SELB304而被导通。
[0010]因此，在大部分的周期Tl与T2内，P型晶体管211与η型晶体管213是导通的，使得交叉电流流动在VDD与VNP之间。这样的交叉电流发生在各存储器分区中的字线译码器每次选择字线之时。执行电平移位时，能降低交叉电流的电平是有需要的。
【发明内容】
[0011 ] 本发明的一方面是集成电路，包含电平移位器与控制电路。
[0012]电平移位器接收具有一第一电压范围的一第一输入，并提供具有与该第一电压范围不同的一第二电压范围的一第一输出(例如较宽)。电平移位器包含一第一晶体管，第一晶体管的一导通(turn-on)电压具有一第一电平，第一晶体管具有一控制端、及一载电流端。控制端例如是FET的栅极与BJT的基极。载电流端例如是FET的源极与漏极、BJT的集极与射极。
[0013]控制电路致使该第一晶体管的该第一载电流端耦接至一参考电压，并使该第一晶体管的该控制端耦接至一控制电压。控制电压大于参考电压。在一些实施例中，该参考电压与该控制电压之间的一非零差(nonzero difference)具有小于该第一电平的一第二电平。如此，第一晶体管是被偏压而不会接收导通电压。
[0014]在一实施例中，第一晶体管是场效晶体管，而场效晶体管导通(conduct)饱和电流，控制电路的结果致使第一晶体管耦接至参考电压与该控制电压。
[0015]在一实施例中，电平移位器包含该第一晶体管及一第二晶体管，该第一晶体管及该第二晶体管是串连在一第一正参考电压及该参考电压之间。该第一晶体管是η型，该第二晶体管是P型，该第一晶体管及该第二晶体管的漏极是连接在一起。在一实施例中，控制电路包含一第二模式，其中该第一晶体管接收至少跨在该控制端及该载电流端之间的该导通电压，且该第二晶体管是被截止。
[0016]在一实施例中，第一电压范围具有一第一范围最大值及一第一范围最小值，该第二电压范围具有一第二范围最大值及一第二范围最小值，该第二范围最大值大于该第一范围最大值，该第二范围最小值小于该第一范围最小值。
[0017]在一实施例中，电平移位器的该第一输入是一译码讯号，且该电平移位器的该第一输出被耦接至存储器阵列的一字线的一通道晶体管。
[0018]在一实施例中，电平移位器的该第一输入是一译码讯号，且该电平移位器的该第一输出被親接至存储器阵列的一字符串选择线(string select line)的一通道(pass)晶体管。
[0019]在一实施例中，电平移位器的该第一输入是一译码讯号，且其中电平移位器的第一输出被耦接至存储器阵列的一地选择线的一通道晶体管。
[0020]在一实施例中，电平移位器包含多个级(stage)。
[〇〇21]第一级提供一第一级电压输出，该第一级电压输出具有一第一级电压范围。该第一级电压范围具有一第一级最小值及一第一级最大值。该第一级最小值依该参考电压而被决定。该第一级包含该第一晶体管。
[0022]第二级接收该第一级电压输出。该第二级电路提供一第二级电压输出，该第二级电压输出具有宽于该第一级电压范围的一第二级电压范围。该第二级电压范围具有大于该第一级最大值的一第二级最大值。在一实施例中，在第一级后与第二级前，方块非选择(deselect)通道晶体管被耦接至电平移位器。一实施例更包含至少一中间反相器级，位在第一级及第二级之间。在一实施例中，第二级包含与第一 P型晶体管串连的一第一 η型晶体管。该第一η型晶体管及该第一ρ型晶体管的源极被耦接在一起。该第二级电压输出耦接至该第一 η型晶体管的一栅极与该第一 ρ型晶体管的一漏极。该第一 η型晶体管的漏极耦接至一正电压参考，该正电压参考决定该第二级最大值。
[0023]本发明另提供一种方法，包含:
[0024]提供具有一第一电压范围的一第一输入至该电平移位器，该电平移位器提供具有一第二电压范围的一第一输出，该第二电压范围不同于该第一电压范围(例如较宽)，该电平移位器包含一第一晶体管，该第一晶体管具有一控制端及一载电流端，η型晶体管的一导通电压具有一第一电平；以及
[0025]至少部分地在所述提供步骤内，施加一偏压配置至该电平移位器的该η型晶体管，该偏压配置包含一参考电压耦接至该第一晶体管的该第一载电流端、及一控制电压耦接至该第一晶体管的该控制端，该控制电压大于该参考电压。在一些实施例中，该参考电压与该控制电压之间的一非零差具有小于该第一电平的一第二电平。
[0026]本发明更提供一种集成电路，集成电路具有:NAND存储器阵列，分割为多个NAND次阵列(sub-array);多个字线，分割跨越该多个NAND次阵列；多个译码器，存取该多个NAND次阵列。其中这些译码器之一包含如上所述的电平移位器。集成电路包含如此所述的控制电路。
【附图说明】
[0027]图1绘示将大容量存储器切分为具有各自字线译码器的多个分区。
[0028]图2绘示具有相对高的交叉电流的电平移位器，此电平移位器可被