C， 小扇区存储阵列从列方向分为两组，第一组的字线为WL0_D与WL1_D，源线为SL0_D，第二 组的字线为WL2_D与WL3_D，源线为SL1_D，两组分别使用源线上拉驱动1和源线上拉驱动 2驱动各自的源线，和现有技术不同的是，小扇区存储阵列没有使用大尺寸的源线下拉驱动 电路。在此需说明的是，由于列方向的译码电路与现有技术相同，图中未示出，在此也不予 赘述。
[0027] 图4为本发明较佳实施例中小扇区存储阵列的下拉电流示意图。在本发明较佳实 施例中，源上拉驱动电路与现有技术相同，即包含一个PM0S管和一个NM0S管，控制信号SEL 连接该PM0S管和NM0S管的栅极，PM0S管源极接高压VSL，NM0S管源极接地，该PM0S管和 NM0S管的漏极为源线SL。以下将配合图4说明本发明之工作过程。
[0028] 擦除时，字线WL ( -般为WL0_D)加12V高压，位线BLn和源线SL ( -般为SL0_D) 接ον低压，高压差形成的强磁场将浮栅上的电子拉走从而将存储单元的信息全部清除（一 般擦除后对应高电平" 1"），电流由字线WL经存储单元及位线BLn回流到地；编程时，字线 WL( -般为WL0_D)加1. 5V电压，位线BLn输出0. 3V低电压，SEL为低将8V高压接至源线 SL (-般为SL0_D)，存储单元a形成源线SL (接源极）到位线BLn (接漏极）的电流，同时 向浮栅注入电子实现在存储单元中写入"0"（写"1"不做操作）；编程和擦写时由于电流 不经过源线下拉驱动，所以编程和擦写没有影响。读取时，设置未选取的位线BLm(m古η) 电压为OV低压，被选单元a所在列的位线BLn电压为0. 5~0. 8V，被选单元a所在行字线 WL (-般为WL0_D)电压为2. 2~2. 8V，对未选中单元（其中包含大量不使用的处于擦除状 态的闲置单元）由于字线WL与位线BLm间电压即栅漏电压足够高而处于导通状态，被选单 元a所储存信息形成的电流将由BLn经存储单元a漏极进入存储单元a的源极，然后经源 线SL0_D进入不使用的那些处于擦除状态的闲置单元源极、漏极以及BLm，最终经列译码电 路（未示出）回流至地，因此通过设置读取电压，可以有效节约芯片面积。表2示出了本发 明较佳实施例中闪存存储单元的读写擦除电压。
[0029] 表2本发明闪存存储单元读写擦除电压
[0030]
[0031] 可见，本发明在集成扇区^小不同的詠列时，通??去除小扇区^线下拉单元节约 2/3的行译码电路面积，通过合理设置读操作时各控制线电压实现正常读取，达到正常操作 闪存和节约芯片面积的目的，实现大小扇区位线对齐。
[0032] 图5为本发明一种快闪存储器的控制方法的步骤流程图。如图5所示，本发明一 种快闪存储器的控制方法，包括如下步骤：
[0033] 步骤501，读操作时设置各控制线电压，以选中被选单元a，并选择使本行处于擦 除状态的闲置单元处于导通状态，这里的控制线包括字线、源线以及位线；
[0034] 步骤502，被选单元a所储存信息形成的电流由位线经存储单元a漏极进入存储单 元a的源极，然后经源线进入该闲置单元的源极、漏极及其位线，最终经列译码电路回流至 地。
[0035] 具体地说，读取时，首先设置未选取单元的位线BLm(m古η)电压为0V低压，被选 单元a所在列的位线BLn电压为0. 8V，被选单元a所在行字线WL ( -般为WL0_D)电压为 2. 5V，对未选中单元（其中包含大量不使用的处于擦除状态的闲置单元）由于字线WL与位 线BLm间电压即栅漏电压足够高而处于导通状态，被选单元a所储存信息形成的电流将由 BLn经存储单元a漏极进入存储单元a的源极，然后经源线SL0_D进入不使用的那些处于擦 除状态的闲置单元源极、漏极以及BLm，最终经列译码电路回流至地，因此通过设置读取电 压，可以有效节约芯片面积。
[0036] 可见，本发明一种快闪存储器及其控制方法在集成扇区大小不同的阵列时，通过 去除小扇区源线下拉单元节约2/3的行译码电路面积，通过合理设置读操作时各控制线电 压实现正常读取，达到正常操作闪存和节约芯片面积的目的，实现大小扇区位线对齐。
[0037] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本 领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应如权利要求书所列。
【主权项】
1. 一种快闪存储器，包括一大扇区存储阵列及一小扇区存储阵列，该大扇区存储阵列 和该小扇区存储阵列集成至同一存储阵列，该大扇区存储阵列包含列方向的N条位线、行 方向的Μ条字线以及一条源线，其特征在于：该小扇区存储阵列列方向包含N条位线，从列 方向将行方向的字线和源线分为η组，每组包含Μ/η条字线WL以及一条源线SL，行译码及 电平位移电路通过字线驱动电路连接该Μ条字线，η个源上拉驱动电路分别通过该η条源 线连接各组的存储单元。2. 如权利要求1所述的一种快闪存储器，其特征在于：该源上拉驱动电路包括一个 PMOS管和一个NMOS管，控制信号SEL连接该PMOS管和NMOS管的栅极，该PMOS管源极接高 压，该NMOS管源极接地，该PMOS管和NMOS管的漏极为源线。3. 如权利要求2所述的一种快闪存储器，其特征在于：当对该小扇区存储阵列进行读 操作时，设置各控制线电压，以选中一被选存储单元a，并选择使本行处于擦除状态的闲置 单元处于导通状态，该被选存储单元a所储存信息形成的电流由位线经该被选存储单元a 漏极进入该被选存储单元a的源极，然后经源线进入该闲置单元的源极、漏极及其位线，最 终经列译码电路回流至地。4. 如权利要求3所述的一种快闪存储器，其特征在于：该控制线电压包括该被选存储 单元所在列位线电压、所在行字线电压、该闲置单元所在列位线电压。5. 如权利要求4所述的一种快闪存储器，其特征在于：读操作时，设置该闲置单元所在 位线BLm电压为0V低压，该被选存储单元a所在列的位线BLn电压为0. 5~0. 8V，该被选 存储单元a所在行字线电压为2. 2~2. 8V，其中，m古η。6. -种快闪存储器的控制方法，包括如下步骤： 步骤一，对该存储器的小扇区存储阵列进行读操作前，先设置各控制线电压，以选中一 被选存储单元a，并选择使本行处于擦除状态的闲置单元处于导通状态； 步骤二，读操作时，该被选存储单元a所储存信息形成的电流由其所在列的位线经该 被选存储单元a漏极进入该被选存储单元a的源极，然后经源线进入该闲置单元的源极、漏 极及该闲置单元所在列位线，最终经列译码电路回流至地。7. 如权利要求6所述的一种快闪存储器的控制方法，其特征在于：该控制线电压包括 该被选存储单元所在列位线电压、所在行字线电压、该闲置单元所在列位线电压。8. 如权利要求7所述的一种快闪存储器的控制方法，其特征在于：步骤一中，设置该闲 置单元所在位线BLm电压为0V低压，该被选存储单元a所在列的位线BLn电压为0. 5~ 〇. 8V，该被选存储单元a所在行字线电压为2. 2~2. 8V，其中，m古η。
【专利摘要】本发明公开了一种快闪存储器及其控制方法，该快闪存储器包括一大扇区存储阵列及一小扇区存储阵列，该大扇区存储阵列和该小扇区存储阵列集成至同一存储阵列，该大扇区存储阵列包含列方向的N条位线、行方向的M条字线以及一条源线，该小扇区存储阵列列方向包含N条位线，从列方向将行方向的字线和源线分为n组，每组包含M/n条字线WL以及一条源线SL，行译码及电平位移电路通过字线驱动电路连接该M条字线，n个源上拉驱动电路分别通过该n条源线连接各组的存储单元，本发明通过去除小扇区源线下拉单元，使得在不浪费面积的情况下，实现位线对齐，小扇区的电流通过闲置的位线回流至地。
【IPC分类】G11C16/06, G11C16/24
【公开号】CN105469826
【申请号】CN201410465841
【发明人】杨光军
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年4月6日
【申请日】2014年9月12日