一种快闪存储器及其控制方法
【技术领域】
[0001] 本发明涉及一种半导体技术领域，特别是涉及一种快闪存储器及其控制方法。
【背景技术】
[0002] 由于片上系统电路复杂，需要使用闪存的电路可能较多且扇区大小可能不一，在 系统集成时，需要将这些扇区大小不一致的存储阵列集成在一起以共用列译码电路，由于 存储阵列通常都是放置在一个矩形区域，扇区小的存储阵列的X方向宽度必然窄一些，为 了对齐位线，集成后新的存储阵列总是在小扇区阵列部分依旧放置存储单元，但实际不使 用这些存储单元，这部分芯片面积浪费严重。
[0003] 图1为一现有技术下不同扇区大小的闪存阵列集成示意图。其中，大阵列扇区为 512字节，每扇区有4条字线WL0/l/2/3_C、l条源线SL_C以及1024条位线BL0~BL1023， 即每行有128字节（byte)，左侧为对应行译码及电平移位电路、字线驱动、源线上拉驱动和 源线下拉驱动；小阵列扇区为64字节，每扇区同样放置4条字线WL0/l/2/3_D、1条源线SL_ D以及1024条位线BL0~BL1023,每行同样有128字节（byte)，但是仅使用字线WL0_D所 控制的行的一半，即位线仅使用BL0~BL511，其他存储单元都不使用，阵列左侧同样为对 应行译码及电平移位电路、字线驱动、源线上拉驱动和源线下拉驱动。
[0004] 典型源线译码电路（源线上拉驱动和源线下拉驱动）如图2所示。该上拉驱动包 含一个PM0S管和一个NM0S管，控制信号SEL连接该PM0S管和NM0S管的栅极，PM0S管源 极接高压VSL，NM0S管源极接地，该PM0S管和NM0S管的漏极为源线SL ;下拉驱动包含一个 大尺寸的NM0S管，读控制信号RDEN连接该NM0S管的栅极，该NM0S管源极接地，该NM0S管 的漏极接源线SL。当对存储单元a操作时，Y译码电路（列译码，未示出）选中位线BLn， X译码电路（行译码）选中字线WL，同时源线译码输出设定电压给SL，典型的读、编程和擦 除电压如表1所示。擦除时，字线WL加12V高压，位线BLn和源线SL接0V低压，高压差形 成的强磁场将浮栅上的电子拉走从而将存储单元的信息全部清除（一般擦除后对应高电 平"1"）；编程时，字线WL加1.5V电压，位线BLn输出0. 3V低电压，SEL为低将8V高压接 至源线SL，存储单元a形成源线SL (接源极）到位线BLn (接漏极）的电流，同时向浮栅注 入电子实现在存储单元中写入"〇"（写"1"不做操作）；读取时，字线WL加2. 5V电压，位线 BLn输出0. 8V电压，RDEN为高将源线SL拉至地接0V，存储单元a形成位线BLn (接漏极） 到源线SL (接源极）的电流，该电流通过下拉驱动M0S管回流到地。
[0005] 表1传统闪存存储单元读写擦除电压
[0006]
[0007] 可见，传统闪存阵列架构I对于两个不一样大小的扇区的存储阵列集成到同一个 存储阵列中，为了对齐位线，浪费芯片面积比较严重。
【发明内容】
[0008] 为克服上述现有技术存在的不足，本发明之一目的在于提供一种快闪存储器及其 控制方法，其通过去除小扇区源线下拉单元，使得在不浪费面积的情况下，实现位线对齐， 小扇区的电流通过闲置的位线（闲置单元都为擦除状态单元）回流至地。
[0009] 为达上述及其它目的，本发明提出一种快闪存储器，包括一大扇区存储阵列及一 小扇区存储阵列，该大扇区存储阵列和该小扇区存储阵列集成至同一存储阵列，该大扇区 存储阵列包含列方向的N条位线、行方向的Μ条字线以及一条源线，该小扇区存储阵列列方 向包含Ν条位线，从列方向将行方向的字线和源线分为η组，每组包含Μ/η条字线WL以及 一条源线SL，行译码及电平位移电路通过字线驱动电路连接该Μ条字线，η个源上拉驱动电 路分别通过该η组的源线连接各组的存储单元。
[0010] 进一步地，该源上拉驱动电路包括一个PM0S管和一个NM0S管，控制信号SEL连接 该PM0S管和NM0S管的栅极，该PM0S管源极接高压，该NM0S管源极接地，该PM0S管和NM0S 管的漏极为源线。
[0011] 进一步地，当对该小扇区存储阵列进行读操作时，设置各控制线电压，以选中一被 选存储单元a，并选择使本行处于擦除状态的闲置单元处于导通状态，该被选存储单元a所 储存信息形成的电流由位线经该被选存储单元a漏极进入该被选存储单元a的源极，然后 经源线进入该闲置单元的源极、漏极及其位线，最终经列译码电路回流至地。
[0012] 进一步地，该控制线电压包括该被选存储单元所在列位线电压、所在行字线电压、 该闲置单元所在列位线电压。
[0013] 进一步地，读操作时，设置该闲置单元所在位线BLm电压为0V低压，该被选存储 单元a所在列的位线BLn电压为0. 5~0. 8V，该被选存储单元a所在行字线电压为2. 2~ 2. 8V，其中，m古η。
[0014] 为达到上述目的，本发明还提供一种快闪存储器的控制方法，包括如下步骤：
[0015] 步骤一，对该存储器的小扇区存储阵列进行读操作前，先设置各控制线电压，以选 中一被选存储单元a，并选择使本行处于擦除状态的闲置单元处于导通状态；
[0016] 步骤二，读操作时，该被选存储单元a所储存信息形成的电流由其所在列的位线 经该被选存储单元a漏极进入该被选存储单元a的源极，然后经源线进入该闲置单元的源 极、漏极及该闲置单元所在列位线，最终经列译码电路回流至地。
[0017] 进一步地，该控制线电压包括该被选存储单元所在列位线电压、所在行字线电压、 该闲置单元所在列位线电压。
[0018] 进一步地，步骤一中，设置该闲置单元所在位线BLm电压为0V低压，该被选存储 单元a所在列的位线BLn电压为0. 5~0. 8V，该被选存储单元a所在行字线电压为2. 2~ 2. 8V，其中，m古η。
[0019] 可见，本发明一种快闪存储器及其控制方法在集成扇区大小不同的阵列时，通过 去除小扇区源线下拉单元节约2/3的行译码电路面积，通过合理设置读操作时各控制线电 压实现正常读取，达到正常操作闪存和节约芯片面积的目的，实现大小扇区位线对齐。
【附图说明】
[0020] 图1为一现有技术下不同扇区大小的闪存阵列集成示意图；
[0021] 图2为传统的源线译码及读电流流向示意图；
[0022] 图3为本发明一种快闪存储器之较佳实施例的结构示意图；
[0023] 图4为本发明较佳实施例中小扇区存储阵列的下拉电流示意图；
[0024] 图5为本发明一种快闪存储器的控制方法的步骤流程图。
【具体实施方式】
[0025] 以下通过特定的具体实例并结合【附图说明】本发明的实施方式，本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同 的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离 本发明的精神下进行各种修饰与变更。
[0026] 图3为本发明一种快闪存储器之较佳实施例的结构示意图。如图3所示，本发明 一种快闪存储器，包括一大扇区存储阵列及一小扇区存储阵列，大扇区存储阵列和该小扇 区存储阵列集成至同一存储阵列，该大扇区存储阵列包含列方向的N条位线BL、行方向的Μ 条字线WL以及一条源线SL，在该大扇区存储阵列的行方向，行译码及电平位移电路通过字 线驱动电路连接该些字线WL，源上拉驱动电路与源下拉驱动电路通过源线连接该大扇区各 存储单元的源极；该小扇区存储阵列列方向包含Ν条位线BL，从列方向将字线和源线分为η 组，每组包含Μ/η条字线WL以及一条源线SL，行译码及电平位移电路通过字线驱动电路连 接该Μ条字线，η个源上拉驱动电路分别通过该η条的源线连接各组的存储单元。在本发明 较佳实施例中，大扇区为512字节，小扇区为64字节，大小扇区均包含1024条位线（BL0~ BL1023)以及4条字线（WL0_C~WL3_C以及WL0_D~WL3_D)，大扇区包含一条源线SL_