专利名称：以镶嵌工艺形成栅极的方法
技术领域：
本发明有关一种半导体制造工艺，特别是有关形成一种以镶嵌法形成一选通晶体管的方法。
集成电路的制造中，半导体元件是含有导电栅极的金属氧化物半导体(MOS)晶体管。而传统形成栅极的方法多分为非镶嵌式栅极制作工艺或镶嵌式栅极制作工艺。
传统的非镶嵌式栅极制作工艺是以微影蚀刻工艺来形成所需的栅极结构，因此栅极的线宽受到微影技术能力的限制。栅极蚀刻制作工艺空间是较窄的，因为栅极侧壁轮廓无栅极残留物，以及闸介电层高蚀刻选择比的要求。
传统的镶嵌式栅极制作工艺是在一衬底上淀积一层介电层，之后在此介电层上以蚀刻方法形成一贯穿介电层的开口。在形成此开口后，在此开口内再淀积一传导层，接著以化学机械研磨法去除此开口范围外不需要的传导层。然而，传统的镶嵌式栅极制作工艺的栅极线宽仍受到微影技术能力的限制，而且在进行除去介电层以形成贯穿介电层的开口时，容易残留介电质或损伤衬底，导致元件性能不佳。另一缺点是传统镶嵌式栅极制作工艺的源极及漏极区是在栅极介电层之前形成，而栅极介电层常以高温氧化形成，所以在形成栅极介电层时会促进电子短通道效应。
本发明的一个目的是，使用一镶嵌制作工艺来容易地控制元件中栅极的线宽。
本发明的另一个目的是，在进行镶嵌制作工艺之前，在栅极介电层上提供一薄的栅极层，在其后进行镶嵌制作工艺除去介电层以形成一贯穿介电层的开口步骤时，用以保护衬底和减少介电层残留。
本发明的又一个目的是，在形成栅极介电层后才进行源极及漏极的形成，可有效避免短通道效应。
根据以上所述的目的，本发明提供了一种以镶嵌工艺形成一选通晶体管的方法。此方法至少包括在一衬底上提供一栅极介电层。然后，依次在此栅极介电层上形成一第一栅极层和一第一氧化硅层。接著，蚀刻第一氧化硅层至暴露出部分第一栅极层以形成一开口。下一步，在此开口内的第一氧化硅层的侧壁上形成一第一间隙壁并在此开口内填入一第二栅极层。接下来，除去第一氧化硅层和第一间隙壁以形成一栅极结构。之后，除去未被第二栅极层覆盖的第一栅极层和栅极介电层。最后，依次在选通晶体管内形成一轻掺杂漏极、一第二间隙壁以及一源极和漏极区。
本发明的半导体设计可被广泛地应用到许多半导体设计中，并且可利用许多不同的半导体材料制作，当本发明以一较佳实施例来说明本发明的方法时，本领域内的熟练人士应知道许多步骤可以改变，材料及杂质也可替换，这些一般的替换无疑也不背离本发明的精神及范围。
其次，本发明用示意图详细描述如下，在详述本发明的实施例时，表示半导体结构的剖面图在半导体制作工艺中会不依一般比例而作局部放大以便于说明，然而不应以此作为限定。此外，在实际的制作中，应包含长度宽度及深度的三维空间尺寸。
图1是根据本发明所揭露的技术形成选通晶体管的剖面示意图。
图2是根据本发明所揭露的技术形成选通晶体管的剖面示意图。
图3是根据本发明所揭露的技术形成选通晶体管的剖面流程示意图。
图4是根据本发明所揭露的技术形成选通晶体管的剖面流程示意图。
图5是流程示意图。
图6是根据本发明所揭露之技术形成选通晶体管的剖面流程示意图。
主要部分的代表符号10衬底12轻掺杂漏极14源极及漏极区20栅极介电层22第一氧化硅层24第二氧化硅层，第一间隙壁26第三氧化硅层，第二间隙壁40第一栅极层42第二栅极层44栅极结构60第一氧化硅层的开口70选通晶体管如下详细地描述本发明的一些实施例。然而，除了详细描述外，本发明还可广泛地以其他实施例来实施，且发明范围不受限定，以其后的权利要求书为准。
本发明主要是在进行镶嵌制作工艺前先在栅极介电层上淀积一薄的第一栅极层，接下来才继续进行镶嵌制作工艺以形成一栅极结构。此第一栅极层会成为最后形成选通晶体管中栅极结构的一部份。其中，将在接下来的图1到图6中详细地介绍上述所提及的工艺及以适当状态执行的步骤。
参照图1，在一衬底10上依次包含一栅极介电层20、一第一栅极层40以及一第一氧化硅层22。其中，第一栅极介电层20为氧化硅，它以热氧化法在衬底10上形成且其厚度范围约为100到900埃。第一栅极层40是以淀积法形成的且其厚度范围约为200到500埃，而第一栅极层40是一多晶硅物质。另外，第一氧化硅层22常以化学气相淀积法形成，而第一氧化硅层在镶嵌制作工艺中用作仿栅极结构的沟槽，故第一氧化硅层22的厚度取决于一选通晶体管70所需栅极的厚度。
参照图2，一贯穿第一氧化硅层22的开口60被限定在选通晶体管70的有源区上。此开口60是经过一微影工艺除去第一氧化硅层22使第一栅极层40部分暴露出来，以形成贯穿第一氧化硅层22的开口60。此开口60的范围相当于此选通晶体管70的有源区。
参照图3，在开口60内的第一氧化硅层22的侧壁上形成一第一间隙壁24，此第一间隙壁24是一氧化硅物质，下面是其详细形成步骤。首先，以化学气相淀积法在开口60及衬底10上形成一第二氧化硅层24。然后，进行一回蚀刻(蚀刻)工艺在开口60内的第一氧化硅层22的侧壁上形成第一间隙壁24，此回蚀刻(蚀刻)工艺为非等向(各向异性)蚀刻且在第一栅极层40上停止。
参照图4，接着在开口60内填入一第二栅极层42，且此第二栅极层42的厚度小于或等于开口60的厚度。此第二栅极层42以化学气相淀积法淀积在开口60内及衬底10上。然后，以化学机械研磨法研磨第二栅极层42，使第一栅极层42的范围仅限于开口60。此第一栅极层42是多晶硅物质，且此第二栅极层42的厚度小于或等于开口60的深度。
参照图5，除去第一氧化硅层22、第一间隙壁24以及第一栅极层40，在衬底10上形成一栅极结构44。第一氧化硅层22和第一间隙壁24使用湿式蚀刻法或干式蚀刻法来除去。第一栅极层40以非等向(各向异性)蚀刻工艺除去，此蚀刻工艺并无使用掩模(遮罩)。因为第一栅极层40的厚度远小于第二栅极层42的厚度，所以以蚀刻工艺除去第一栅极层40并不影响第二栅极层42。
参照图6，在除去栅极结构44旁未被第二栅极层42覆盖的栅极介电层20后，在此选通晶体管70内依次形成一轻掺杂漏极12、一第二间隙壁26以及一源极和漏极区14。首先，使用湿式蚀刻法或干式蚀刻法来除去衬底10上的栅极介电层20。然后，以离子注入法在栅极结构44旁的衬底10内形成一轻掺杂漏极12，再进行一退火工艺。接著形成第二间隙壁26，第二间隙壁26是一氧化硅物质，下面是其详细形成步骤。首先，以化学气相淀积法在栅极结构44及衬底10上形成一第三氧化硅层26。然后，进行一回蚀刻(蚀刻)工艺在栅极结构44的侧壁上形成第二间隙壁26，此回蚀刻(蚀刻)工艺为非等向(各向异性)蚀刻且在衬底10上停止。最后，以离子注入法在第二间隙壁26旁的衬底10内形成源极及漏极区14。
在本发明中，以镶嵌制作工艺形成的栅极线宽取决于开口60内第一间隙壁24的厚度，第一间隙壁24越厚则栅极线宽越小。然而，第一间隙壁24的厚度取决于淀积的技术，与微影技术的提升相比较，淀积技术较容易控制。因此，本发明使用镶嵌制作工艺形成栅极可容易控制元件中栅极的线宽。另外，本发明在进行镶嵌制作工艺前在栅极介电层20上提供了一薄的第一栅极层40，在进行镶嵌制作工艺除去第一氧化硅层22以形成一贯穿第一氧化硅层22的开口60步骤时，可用来保护衬底10和减少第一氧化硅层22的残留。再者，本发明是在形成栅极介电层20后才进行源极/漏极的形成，所以可有效地避免因高温制作工艺所产生的短通道效应。
以上所述仅为本发明的较佳实施例，并非用以限定本发明的专利申请范围；凡其它未背离本发明所揭示的精神而所完成的等效改变或修改，均应包含在下述权利要求书内。
权利要求
1.一种形成一金属氧化物半导体晶体管的方法，该方法至少包括在一衬底上提供一栅极介电层；在所述栅极介电层上形成一第一栅极层；在所述第一栅极层上淀积一第一氧化硅层；蚀刻所述第一氧化硅层至暴露出所述第一栅极层的部分以形成一开口；在所述开口内在所述第一氧化硅层的侧壁上形成一第一间隙壁；在所述开口内填入一第二栅极层；除去所述第一氧化硅层和所述第一间隙壁以形成一栅极结构；除去未被所述第二栅极层覆盖的所述第一栅极层和所述栅极介电层；以及在所述金属氧化物半导体晶体管内依次形成一轻掺杂漏极、一第二间隙壁以及一源极和漏极区。
2.如权利要求1所述的方法，其特征在于所述第一栅极介电层是以热氧化法形成的氧化硅物质。
3.如权利要求1所述的方法，其特征在于所述第一栅极层是以化学气相淀积法形成的多晶硅物质。
4.如权利要求1所述的方法，其特征在于所述第一栅极层的厚度范围约为200到500埃。
5.如权利要求1所述的方法，其特征在于所述开口的范围相当于所述半导体晶体管的一有源区。
6.如权利要求1所述的方法，其中形成所述第一间隙壁的所述方法至少包括在该衬底上淀积一正形(conformal)第二氧化硅层；以及对所述第二氧化硅层进行回蚀刻(蚀刻)并在所述第一栅极层上停止以形成所述第一间隙壁。
7.如权利要求1所述的方法，其特征在于所述第二栅极层是为以化学气相淀积法形成的多晶硅物质。
8.如权利要求1所述的方法，其特征在于所述第二栅极层还包含一化学机械研磨工艺。
9.如权利要求1所述的方法，其特征在于所述第二栅极层还包含一回蚀刻(蚀刻)工艺。
全文摘要
揭示了一种以镶嵌工艺形成选通晶体管的方法。至少包括在衬底上提供栅极介电层;在栅极介电层上依次形成第一栅极层和第一氧化硅层;蚀刻第一氧化硅层至暴露出第一栅极层的部分以形成开口;在开口内在第一氧化硅层的侧壁上形成第一间隙壁,并在开口内填入第二栅极层;除去第一氧化硅层和第一间隙壁以形成栅极结构;除去未被第二栅极层覆盖的第一栅极层和栅极介电层;在选通晶体管内依次形成轻掺杂漏极、第二间隙壁以及源极及漏极区。
文档编号H01L21/336GK1349250SQ0013176
公开日2002年5月15日 申请日期2000年10月16日 优先权日2000年10月16日
发明者陈锦扬 申请人:联华电子股份有限公司